CN107885485A - 一种基于超前进位实现快速加法的可编程逻辑单元结构 - Google Patents

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Abstract

本发明公开了一种基于超前进位实现快速加法的可编程逻辑单元结构，包含4个非全覆盖八输入查找表，该查找表可以工作在粗粒度模式或细粒度模式，在粗粒度模式下等效常规LUT6，在细粒度模式下可以实现两个完全独立的LUT4。每个可编程逻辑单元中包含快速进位逻辑，可以实现4位加法运算。通过级联上下相邻两个可编程逻辑单元实现进位快速传输，实现大于4位的加法运算。超前进位加法逻辑通过超前进位产生逻辑，取消对前级进位信号的等待，提高运算速度。本发明相对于传统的进位传播加法结构，可以快速提高加法运算速度，同时基于可编程逻辑单元中查找表LUT6实现进位传输信号P和进位产生信号G，可以有效的节省超前进位产生逻辑。

Description

一种基于超前进位实现快速加法的可编程逻辑单元结构
技术领域
本发明涉及一种可编程逻辑单元结构，特别涉及一种基于超前进位实现快速加法的可编程逻辑单元结构，属于可编程逻辑器件技术领域。
背景技术
可编程逻辑器件，当前主流为基于SRAM设计的FPGA芯片，通过相应的软件开发工具，经过设计代码输入、逻辑综合、映射、布局布线和位流生成，快速地将设计编程到FPGA器件中，节省大量的非重发性工程成本和电路研发周期，同时可编程逻辑器件是支持多次重复编程的，只需要重新下载编程，即可完成电路的修改。因此可编程逻辑器件具有开发周期短，成本低，风险小，集成度高，灵活性大，且便于电子系统维护和升级等优点，因此受到了广大终端产品用户的青睐，成为了集成电路芯片的主流，且被广泛应用在各种领域如通信、控制、视频、信息处理、电子、互联网、汽车以及航空航天等，同时也广泛应用于集成电路的原型验证，缩短产品开发时间。
当前主流可编程逻辑器件，主要包含可编程逻辑单元、数字信号处理DSP、存储单元BRAM以及一些高速接口、时钟模块和IP核等，而可编程逻辑单元是可编程逻辑器件中最基本和核心的结构，是可编程逻辑器件中最主要的模块，它在器件中按阵列重复分布，并随着芯片应用规模的增大，而进入千万门级阵列，因此可编程逻辑单元的设计是整个可编程逻辑器件的关键，它的性能决定着整个芯片的性能，如功能、运算能力、可编程灵活性、布通率、面积、速度以及功耗等。
发明内容
本发明所要解决的技术问题是：提供一种基于超前进位实现快速加法的可编程逻辑单元结构，该可编程逻辑单元结构支持4位的超前进位加法，具有速度快的优点，同时支持可编程逻辑单元间的进位级联，快速实现高位宽的加法运算，提高可编程逻辑单元的利用率。
本发明为解决上述技术问题采用以下技术方案：
一种基于超前进位实现快速加法的可编程逻辑单元结构，包括第一至第四非全覆盖的八输入查找表，第一至第九反向器，第一至第六二输入与门，第一至第四三输入与门，第一至第四二输入异或门，第一至第七五输入选择器，第一至第三四输入选择器，第一三输入选择器，第一至第四二输入选择器，第一至第四触发器，时钟信号取反与否选择器，进位输入信号和初始设置值选择器；
第一非全覆盖的八输入查找表包括第一至第八信号输入端、第一至第二信号输出端；第二非全覆盖的八输入查找表包括第一至第八信号输入端、第一至第二信号输出端；第三非全覆盖的八输入查找表包括第一至第八信号输入端、第一至第二信号输出端；第四非全覆盖的八输入查找表包括第一至第八信号输入端、第一至第二信号输出端；所述可编程逻辑单元结构包括第一至第十二信号输出端，第一至第三信号控制端，进位信号输出端；
第一非全覆盖的八输入查找表的第一信号输出端连接第二五输入选择器输入端、第三五输入选择器输入端、第一二输入选择器输入端、第一三输入选择器输入端、第一四输入选择器输入端、第一五输入选择器输入端；第一非全覆盖的八输入查找表的第二信号输出端连接第一二输入异或门输入端、第二五输入选择器输入端、第三五输入选择器输入端、第二信号输出端、第一二输入选择器控制端、第二二输入选择器输入端、第二反向器输入端、第二二输入与门输入端、第五反向器输入端、第二三输入与门输入端、第九反向器输入端、第六二输入与门输入端；
第二非全覆盖的八输入查找表的第一信号输出端连接第四五输入选择器输入端、第五五输入选择器输入端、第一三输入选择器输入端、第一四输入选择器输入端、第一五输入选择器输入端；第二非全覆盖的八输入查找表的第二信号输出端连接第二二输入选择器输入端、第二二输入异或门输入端、第四五输入选择器输入端、第五五输入选择器输入端、第五信号输出端、第一反向器输入端、第一二输入与门输入端、第二二输入与门输入端、第四反向器输入端、第一三输入与门输入端、第二三输入与门输入端、第八反向器输入端、第四三输入与门输入端；
第三非全覆盖的八输入查找表的第一信号输出端连接第六五输入选择器输入端、第七五输入选择器输入端、第一四输入选择器输入端、第一五输入选择器输入端；第三非全覆盖的八输入查找表的第二信号输出端连接第三二输入选择器输入端、第三二输入异或门输入端、第六五输入选择器输入端、第七五输入选择器输入端、第八信号输出端、第三反向器输入端、第三二输入与门输入端、第一三输入与门输入端、第二三输入与门输入端、第七反向器输入端、第三三输入与门输入端、第四三输入与门输入端；
第四非全覆盖的八输入查找表的第一信号输出端连接第二四输入选择器输入端、第三四输入选择器输入端、第一五输入选择器输入端；第四非全覆盖的八输入查找表的第二信号输出端连接第三二输入选择器输入端、第四二输入异或门输入端、第二四输入选择器输入端、第三四输入选择器输入端、第十一信号输出端、第六反向器输入端、第四二输入与门输入端、第三三输入与门输入端、第四三输入与门输入端；
进位输入信号和初始设置值选择器输出端连接第一二输入异或门输入端、第一二输入选择器输入端、第一三输入选择器输入端、第一四输入选择器输入端、第一五输入选择器输入端；
第一信号控制端连接第二二输入选择器控制端，第二信号控制端连接第四二输入选择器控制端，第三信号控制端连接第三二输入选择器控制端；
第一二输入选择器输出端连接第二二输入异或门输入端、第二五输入选择器输入端、第三五输入选择器输入端；第一二输入异或门输出端连接第二五输入选择器输入端、第三五输入选择器输入端；第二二输入选择器输出端连接第四二输入选择器输入端、第二五输入选择器输入端、第三五输入选择器输入端；第二二输入异或门输出端连接第四五输入选择器输入端、第五五输入选择器输入端；第二反向器输出端连接第一二输入与门输入端，第一反向器输出端、第一二输入与门输出端、第二二输入与门输出端分别连接第一三输入选择器控制端；第一三输入选择器输出端连接第三二输入异或门输入端、第四五输入选择器输入端、第五五输入选择器输入端；第四二输入选择器输出端连接第四五输入选择器输入端、第五五输入选择器输入端；第三二输入异或门输出端连接第六五输入选择器输入端、第七五输入选择器输入端；第四反向器输出端连接第三二输入与门输入端；第五反向器输出端连接第一三输入与门输入端；第三反向器输出端、第三二输入与门输出端、第一三输入与门输出端、第二三输入与门输出端分别连接第一四输入选择器控制端；第一四输入选择器输出端连接第四二输入异或门输入端、第六五输入选择器输入端、第七五输入选择器输入端；第三二输入选择器输出端连接第四二输入选择器输入端、第六五输入选择器输入端、第七五输入选择器输入端；第四二输入异或门输出端连接第二四输入选择器输入端、第三四输入选择器输入端；第四三输入与门输出端连接第五二输入与门输入端、第六二输入与门输入端；第七反向器输出端连接第四二输入与门输入端；第八反向器输出端连接第三三输入与门输入端；第九反向器输出端连接第五二输入与门输入端；第六反向器输出端、第四二输入与门输出端、第三三输入与门输出端、第五二输入与门输出端、第六二输入与门输出端分别连接第一五输入选择器控制端；第一五输入选择器输出端连接第二四输入选择器输入端、第三四输入选择器输入端、进位信号输出端；
第二五输入选择器输出端连接第一触发器输入端；第三五输入选择器输出端连接第三信号输出端；第四五输入选择器输出端连接第二触发器输入端；第五五输入选择器输出端连接第六信号输出端；第六五输入选择器输出端连接第三触发器输入端；第七五输入选择器输出端连接第九信号输出端；第二四输入选择器输出端连接第四触发器输入端；第三四输入选择器输出端连接第十二信号输出端；时钟信号取反与否选择器输出端连接第一触发器时钟端、第二触发器时钟端、第三触发器时钟端、第四触发器时钟端；第一触发器输出端连接第一信号输出端；第二触发器输出端连接第四信号输出端；第三触发器输出端连接第七信号输出端；第四触发器输出端连接第十信号输出端。
作为本发明的一种优选方案，所述第一非全覆盖的八输入查找表的第二信号输出端、第二非全覆盖的八输入查找表的第二信号输出端分别连接第二二输入选择器输入端，组成一个七输入查找表LUT7；第三非全覆盖的八输入查找表的第二信号输出端、第四非全覆盖的八输入查找表的第二信号输出端分别连接第三二输入选择器输入端，组成一个七输入查找表LUT7；第二二输入选择器输出端、第三二输入选择器输出端分别连接第四二输入选择器输入端，组成一个八输入查找表LUT8。
作为本发明的一种优选方案，所述第一至第九反向器，第一至第六二输入与门，第一至第四三输入与门，第一二输入选择器，第一三输入选择器，第一四输入选择器，第一五输入选择器组成四位超前进位产生逻辑，配合第一至第四非全覆盖的八输入查找表和第一至第四二输入异或门，实现四位超前进位加法运算。
作为本发明的一种优选方案，所述第二至第七五输入选择器，配合第二至第三四输入选择器，作为非全覆盖的八输入查找表的输出控制模块。
作为本发明的一种优选方案，所述第一至第四触发器结构完全相同，实现数据的寄存。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1、本发明可编程逻辑单元结构支持4位的超前进位加法，相较于当前主流可编程逻辑器件中普遍采用进位传播加法器，该支持超前进位加法的可编程逻辑单元可以极大的提高运算速度，在级联实现更高位宽的加法运算时，效率提高的更加明显。
2、本发明可编程逻辑单元可配置能力强、灵活性高，其中进位链逻辑可以不通过外围走线资源，通过内部直接级联，快速地实现较宽逻辑函数。
3、本发明采用非全覆盖的八输入查找表LUT6结构，可以工作在粗粒度模式或细粒度模式，在粗粒度模式下等效常规LUT6，在细粒度模式下可以实现两个完全独立的LUT4。
4、本发明超前进位加法器通过配置4个LUT6实现产生进位传输信号P和进位产生信号G，同时采用传输门组成的多路选择器实现与或逻辑，产生进位信号，可以进一步提高运算速度。
附图说明
图1是本发明一种基于超前进位实现快速加法的可编程逻辑单元结构的示意图。
图2是本发明在实现超前进位加法时查找表的配置模式示意图。
图3是本发明可编程逻辑结构中所采用的超前进位逻辑结构示意图。
图4是本发明可编程逻辑单元级联连接实现高位宽加法示意图。
图5是本发明可编程逻辑单元结构中非全覆盖的八输入查找表LUT6结构示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
一种基于超前进位实现快速加法的可编程逻辑单元结构，包括：4个非全覆盖的八输入查找表1，11，21和31，作为单元的最基本的函数发生器，根据配置可以实现全覆盖的六输入逻辑函数或者两个完全独立的四输入逻辑函数；9个反向器16，17，26，27，28，36，37，38和41，6个二输入与门18，18B，29A，39A，39C和39D，4个三输入与门29B，29C，39B和42，以及4个多路选择器2，12，22和32组成4位超前进位产生逻辑，配合4个查找表和4个二输入异或门3，13，23和33可以实现4位超前进位加法运算；6个五输入选择器4A，4B，14A，14B，24A和24B，配合2个四输入选择器34A和34B作为查找表的输出控制模块，可以根据需要选择对应的信号输出；四个完全相同的触发器DFF模块5，15，25，和35，可以实现数据的寄存；宽输入查找表功能实现模块，包括3个二输入选择器43，44和45，可以实现两个7LUT或一个8LUT逻辑。
可编程逻辑单元结构包含A，B，C，D共4组输入信号：A1～A8，AX，B1～B8，BX，C1～C8，CX，D1～D8，此外还包括触发器控制信号SR，CE和时钟信号CLK，同时包含进位输入信号CIN和进位输出信号COUT。
可编程逻辑单元结构包含A，B，C，D共4组输出信号：AQ，A，AMUX，BQ，B，BMUX，CQ，C，CMUX，DQ，D，DMUX。
可编程逻辑单元结构按功能结构划分可分为LUTA，LUTB，LUTC，LUTD四组和超前进位加法逻辑，以组LUTA为例，如图1所示，包括：查找表基本模块1，两个多路选择器4A和4B，一个寄存器5。其它三组LUTB，LUTC，LUTD中内部结构与LUTA一致。LUTA中查找表接收八个输入信号A1，A2，A3，A4，A5，A6，A7和A8，可以实现全覆盖的六输入逻辑函数或者两个完全独立的四输入逻辑函数；两个多路选择器4A和4B的输入来自查找表的O6输出、O5输出、超前进位加法逻辑产生的进位和和位信号，多路选择器的选择控制信号来源于配置RAM，寄存器5可以实现数据的寄存。组LUTB，组LUTC，组LUTD的内部结构与组LUTA保持一致。
可编程逻辑单元结构包含四位的超前进位加法逻辑，可以快速实现4位加法运算，查找表可以配置成产生进位传输信号P和进位产生信号G，减少超前进位逻辑规模，节省面积，查找表的配置情况如图2所示。该可编程逻辑结构中的超前4位加法器所采用结构与传统超前加法器结构不同，采用基于传输门的多路选择器实现超前进位逻辑，该结构相对于传统的多输入或门逻辑，可以有效的提高运算速度，结构如图3所示。
如图1所示，一种基于超前进位实现快速加法的可编程逻辑单元结构，包括4个非全覆盖的八输入查找表1，11，21和31，作为单元最基本的函数发生器，分别为LUTA、LUTB、LUTC和LUTD，LUTA、LUTB、LUTC和LUTD四个查找表结构一致。以LUTA为例说明，LUTA接收八个输入信号A1，A2，A3，A4，A5，A6，A7和A8，根据用户配置，通过配置RAM中的地址信号值可以实现全覆盖的六输入逻辑函数或者两个完全独立的四输入逻辑函数；查找表有两个输出，一个为O6，另一个为O5。该可编程逻辑结构同时包含4位超前进位逻辑、多输入选择器4A、4B、14A、14B、24A、24B、34A、34B和输出寄存器5、15、25和35。多输入选择器可以从多个信号源中根据配置RAM的值选择一个信号源进行输出。以LUTA对应的多路选择器为例，两个多路选择器4A和4B的输入来源一样，分别为查找表LUTA的O6输出、分别为查找表LUTA的O5输出、最低位和位输出、最低位进位输出和LUT7输出，多路选择器4A的输出送往寄存器，输出为AQ，多路选择器4B的输出不经过寄存器，输出为AMUX。LUTB、LUTC和LUTD对应的多路选择器和寄存器连接关系和LUTA对应的多路选择器和寄存器连接关系一致。
如图1所示，一种基于超前进位实现快速加法的可编程逻辑结构支持7LUT和8LUT功能，LUTA和LUTB的O6输出端连接两输入选择器43的输入端，组成一个LUT7，LUTC和LUTD的O6输出端连接两输入选择器44的输入端，组成一个LUT7，两输入选择器43和44的输出端连接两输入选择器45的输入端，组成一个LUT8。
如图1所示，一种基于超前进位实现快速加法的可编程逻辑结构支持4位的超前进位加法。超前进位通过4个非全覆盖的八输入LUT6和图1中对应的超前进位逻辑实现，超前进位相对与普通的进位传播加法器，速度大大提高，取消了高位加法对地位进位的等待时间，所以需要进位产生逻辑。超前进位加法普遍采用与或逻辑实现，其中有两个关键信号是进位传输信号P和进位产生信号G，在是的时候通过查找表来配置产生进位传输信号P和进位产生信号G，这样可以节省超前进位产生逻辑，配置如图2所示。该可编程逻辑单元的进位信号可以来自下面可编程逻辑单元的进位输出信号，也可以通过配置RAM制定一个初始值，这个功能通过二输入选择器7实现，当通过级联多个多路选择器实现更高位宽的加法运算时，需要将二输入多路选择器7配置成选择选择CIN作为低位进位信号。实现更高位宽加法运算时，可编程逻辑单元之间的级联如图4所示连接。
如图1所示，一种基于超前进位实现快速加法的可编程逻辑结构中的超前进位加法主要由进位信号产生逻辑和和位信号产生逻辑两部分组成。和位信号产生逻辑相对简单，通过异或门实现，四位和位信号分别通过异或门3、13、23和33产生，异或门的输入来源为低位进位信号和本位权对应的进位传输信号P，进位传输信号P由非全覆盖的六输入查找表配置产生，通过O6端口输出，将查找表的O6输出与低位进位信号与异或门的输入连接产生和位信号。进位信号产生逻辑相对复杂，随着位数的增加，逻辑规模大大增加。所以该基于超前进位实现快速加法的可编程逻辑结构中采用四位超前进位加法结构设计，可以很好的实现速度和面积的折中。该基于超前进位实现快速加法的可编程逻辑结构中的进位产生逻辑通过与门和多路选择器实现，采用基于传输门实现的逻辑选择器可以很好的提高进位产生逻辑速度，从而进一步提高运算速度。以最高位进位信号产生逻辑为例进行说明，逻辑连接关系如图3所示，图3中的反向器36、37、38、41、三输入与门42、39B和二输入与门39A、39C和39D产生选择信号，对多路选择器32中的五个传输门进行控制，选择正确的信号源，产生进位信号。A_O6、B_O6、C_O6和D_O6分别为LUTA、LUTB、LUTC和LUTD的O6输出端，配置成进位传输信号P，当进位传输信号P为0时，进位选择当前进位产生信号G，进位产生信号G对应六输入查找表的O5输出。图3中的A_O5、B_O5、C_O5和D_O5分别为LUTA、LUTB、LUTC和LUTD的O5输出端，即四位进位产生信号。根据超前进位产生原理可知，当高位进位传输信号为1时，进位信号来自低一级的进位产生信号G，如果低一级的进位传输信号仍为1，则进位信号来自低二级的进位产生信号G，依次类推，当四位进位信号的进位传输信号都为1时，进位来源于CIN端口。所以可以根据LUTA、LUTB、LUTC和LUTD的O6输出端的值，即进位传输信号P的值从LUTA、LUTB、LUTC和LUTD的O5输出端的值，即进位产生信号G的值中选择正确的值作为最高位的进位信号COUT，这样不需要等待低一级进位信号的产生就可以直接根据LUTA、LUTB、LUTC和LUTD的O6和O5输出端的值来产生最高位进位信号，极大的提高运算速度。同时，图3中的多路选择器采用基于传输门实现的多路选择器，相较于传统使用4输入或门实现可以进一步提高运算速度，提高整个加法运算的效率。
图4所示为两个基于超前进位实现快速加法的可编程逻辑单元结构的上下级联，通过将下面可编程逻辑单元的COUT端口与上面可编程逻辑单元的CIN端口级联，并配置上面可编程逻辑单元的进位信号选择选择器选择CIN，即可实现两个可编程逻辑单元的级联，即两个超前进位4位加法器级联，可以完成8位加法运算，极大的提高运算速度。
图5所示为非全覆盖的八输入查找表LUT6结构，该结构在传统六输入LUT6结构的基础上进行改进，通过控制信号选择可以工作在粗粒度模式或者细粒度模式。粗粒度模式等效常规的六输入查找表，细粒度模式下可以实现两个完全独立的四输入逻辑函数，可以有效提高逻辑利用率。图5中黑色粗实线条为一个四输入LUT，输出为Z1，黑色粗虚线条为另一个四输入LUT，输出为Z0。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (5)

1.一种基于超前进位实现快速加法的可编程逻辑单元结构，其特征在于，包括第一至第四非全覆盖的八输入查找表(1)、(11)、(21)、(31)，第一至第九反向器(16)、(17)、(26)、(27)、(28)、(36)、(37)、(38)、(41)，第一至第六二输入与门(18A)、(18B)、(29A)、(39A)、(39C)、(39D)，第一至第四三输入与门(29B)、(29C)、(39B)、(42)，第一至第四二输入异或门(3)、(13)、(23)、(33)，第一至第七五输入选择器(32)、(4A)、(4B)、(14A)、(14B)、(24A)、(24B)，第一至第三四输入选择器(22)、(34A)、(34B)，第一三输入选择器(12)，第一至第四二输入选择器(2)、(43)、(44)、(45)，第一至第四触发器(5)、(15)、(25)、(35)，时钟信号取反与否选择器(6)，进位输入信号和初始设置值选择器(7)；
第一非全覆盖的八输入查找表(1)包括第一至第八信号输入端(A1～A8)、第一至第二信号输出端(A05～A06)；第二非全覆盖的八输入查找表(11)包括第一至第八信号输入端(B1～B8)、第一至第二信号输出端(B05～B06)；第三非全覆盖的八输入查找表(21)包括第一至第八信号输入端(C1～C8)、第一至第二信号输出端(C05～C06)；第四非全覆盖的八输入查找表(31)包括第一至第八信号输入端(D1～D8)、第一至第二信号输出端(D05～D06)；所述可编程逻辑单元结构包括第一至第十二信号输出端(AQ)、(A)、(AMUX)、(BQ)、(B)、(BMUX)、(CQ)、(C)、(CMUX)、(DQ)、(D)、(DMUX)，第一至第三信号控制端(AX)、(BX)、(CX)，进位信号输出端(COUT)；
第一非全覆盖的八输入查找表的第一信号输出端(A05)连接第二五输入选择器(4A)输入端、第三五输入选择器(4B)输入端、第一二输入选择器(2)输入端、第一三输入选择器(12)输入端、第一四输入选择器(22)输入端、第一五输入选择器(32)输入端；第一非全覆盖的八输入查找表的第二信号输出端(A06)连接第一二输入异或门(3)输入端、第二五输入选择器(4A)输入端、第三五输入选择器(4B)输入端、第二信号输出端(A)、第一二输入选择器(2)控制端、第二二输入选择器(43)输入端、第二反向器(17)输入端、第二二输入与门(18B)输入端、第五反向器(28)输入端、第二三输入与门(29C)输入端、第九反向器(41)输入端、第六二输入与门(39D)输入端；
第二非全覆盖的八输入查找表的第一信号输出端(B05)连接第四五输入选择器(14A)输入端、第五五输入选择器(14B)输入端、第一三输入选择器(12)输入端、第一四输入选择器(22)输入端、第一五输入选择器(32)输入端；第二非全覆盖的八输入查找表的第二信号输出端(B06)连接第二二输入选择器(43)输入端、第二二输入异或门(13)输入端、第四五输入选择器(14A)输入端、第五五输入选择器(14B)输入端、第五信号输出端(B)、第一反向器(16)输入端、第一二输入与门(18A)输入端、第二二输入与门(18B)输入端、第四反向器(27)输入端、第一三输入与门(29B)输入端、第二三输入与门(29C)输入端、第八反向器(38)输入端、第四三输入与门(42)输入端；
第三非全覆盖的八输入查找表的第一信号输出端(C05)连接第六五输入选择器(24A)输入端、第七五输入选择器(24B)输入端、第一四输入选择器(22)输入端、第一五输入选择器(32)输入端；第三非全覆盖的八输入查找表的第二信号输出端(C06)连接第三二输入选择器(44)输入端、第三二输入异或门(23)输入端、第六五输入选择器(24A)输入端、第七五输入选择器(24B)输入端、第八信号输出端(C)、第三反向器(26)输入端、第三二输入与门(29A)输入端、第一三输入与门(29B)输入端、第二三输入与门(29C)输入端、第七反向器(37)输入端、第三三输入与门(39B)输入端、第四三输入与门(42)输入端；
第四非全覆盖的八输入查找表的第一信号输出端(D05)连接第二四输入选择器(34A)输入端、第三四输入选择器(34B)输入端、第一五输入选择器(32)输入端；第四非全覆盖的八输入查找表的第二信号输出端(D06)连接第三二输入选择器(44)输入端、第四二输入异或门(33)输入端、第二四输入选择器(34A)输入端、第三四输入选择器(34B)输入端、第十一信号输出端(D)、第六反向器(36)输入端、第四二输入与门(39A)输入端、第三三输入与门(39B)输入端、第四三输入与门(42)输入端；
进位输入信号和初始设置值选择器(7)输出端连接第一二输入异或门(3)输入端、第一二输入选择器(2)输入端、第一三输入选择器(12)输入端、第一四输入选择器(22)输入端、第一五输入选择器(32)输入端；
第一信号控制端(AX)连接第二二输入选择器(43)控制端，第二信号控制端(BX)连接第四二输入选择器(45)控制端，第三信号控制端(CX)连接第三二输入选择器(44)控制端；
第一二输入选择器(2)输出端连接第二二输入异或门(13)输入端、第二五输入选择器(4A)输入端、第三五输入选择器(4B)输入端；第一二输入异或门(3)输出端连接第二五输入选择器(4A)输入端、第三五输入选择器(4B)输入端；第二二输入选择器(43)输出端连接第四二输入选择器(45)输入端、第二五输入选择器(4A)输入端、第三五输入选择器(4B)输入端；第二二输入异或门(13)输出端连接第四五输入选择器(14A)输入端、第五五输入选择器(14B)输入端；第二反向器(17)输出端连接第一二输入与门(18A)输入端，第一反向器(16)输出端、第一二输入与门(18A)输出端、第二二输入与门(18B)输出端分别连接第一三输入选择器(12)控制端；第一三输入选择器(12)输出端连接第三二输入异或门(23)输入端、第四五输入选择器(14A)输入端、第五五输入选择器(14B)输入端；第四二输入选择器(45)输出端连接第四五输入选择器(14A)输入端、第五五输入选择器(14B)输入端；第三二输入异或门(23)输出端连接第六五输入选择器(24A)输入端、第七五输入选择器(24B)输入端；第四反向器(27)输出端连接第三二输入与门(29A)输入端；第五反向器(28)输出端连接第一三输入与门(29B)输入端；第三反向器(26)输出端、第三二输入与门(29A)输出端、第一三输入与门(29B)输出端、第二三输入与门(29C)输出端分别连接第一四输入选择器(22)控制端；第一四输入选择器(22)输出端连接第四二输入异或门(33)输入端、第六五输入选择器(24A)输入端、第七五输入选择器(24B)输入端；第三二输入选择器(44)输出端连接第四二输入选择器(45)输入端、第六五输入选择器(24A)输入端、第七五输入选择器(24B)输入端；第四二输入异或门(33)输出端连接第二四输入选择器(34A)输入端、第三四输入选择器(34B)输入端；第四三输入与门(42)输出端连接第五二输入与门(39C)输入端、第六二输入与门(39D)输入端；第七反向器(37)输出端连接第四二输入与门(39A)输入端；第八反向器(38)输出端连接第三三输入与门(39B)输入端；第九反向器(41)输出端连接第五二输入与门(39C)输入端；第六反向器(36)输出端、第四二输入与门(39A)输出端、第三三输入与门(39B)输出端、第五二输入与门(39C)输出端、第六二输入与门(39D)输出端分别连接第一五输入选择器(32)控制端；第一五输入选择器(32)输出端连接第二四输入选择器(34A)输入端、第三四输入选择器(34B)输入端、进位信号输出端(COUT)；
第二五输入选择器(4A)输出端连接第一触发器(5)输入端；第三五输入选择器(4B)输出端连接第三信号输出端(AMUX)；第四五输入选择器(14A)输出端连接第二触发器(15)输入端；第五五输入选择器(14B)输出端连接第六信号输出端(BMUX)；第六五输入选择器(24A)输出端连接第三触发器(25)输入端；第七五输入选择器(24B)输出端连接第九信号输出端(CMUX)；第二四输入选择器(34A)输出端连接第四触发器(35)输入端；第三四输入选择器(34B)输出端连接第十二信号输出端(DMUX)；时钟信号取反与否选择器(6)输出端连接第一触发器(5)时钟端、第二触发器(15)时钟端、第三触发器(25)时钟端、第四触发器(35)时钟端；第一触发器(5)输出端连接第一信号输出端(AQ)；第二触发器(15)输出端连接第四信号输出端(BQ)；第三触发器(25)输出端连接第七信号输出端(CQ)；第四触发器(35)输出端连接第十信号输出端(DQ)。
2.根据权利要求1所述基于超前进位实现快速加法的可编程逻辑单元结构，其特征在于，所述第一非全覆盖的八输入查找表的第二信号输出端(A06)、第二非全覆盖的八输入查找表的第二信号输出端(B06)分别连接第二二输入选择器(43)输入端，组成一个七输入查找表LUT7；第三非全覆盖的八输入查找表的第二信号输出端(C06)、第四非全覆盖的八输入查找表的第二信号输出端(D06)分别连接第三二输入选择器(44)输入端，组成一个七输入查找表LUT7；第二二输入选择器(43)输出端、第三二输入选择器(44)输出端分别连接第四二输入选择器(45)输入端，组成一个八输入查找表LUT8。
3.根据权利要求1所述基于超前进位实现快速加法的可编程逻辑单元结构，其特征在于，所述第一至第九反向器(16)、(17)、(26)、(27)、(28)、(36)、(37)、(38)、(41)，第一至第六二输入与门(18A)、(18B)、(29A)、(39A)、(39C)、(39D)，第一至第四三输入与门(29B)、(29C)、(39B)、(42)，第一二输入选择器(2)，第一三输入选择器(12)，第一四输入选择器(22)，第一五输入选择器(32)组成四位超前进位产生逻辑，配合第一至第四非全覆盖的八输入查找表(1)、(11)、(21)、(31)和第一至第四二输入异或门(3)、(13)、(23)、(33)，实现四位超前进位加法运算。
4.根据权利要求1所述基于超前进位实现快速加法的可编程逻辑单元结构，其特征在于，所述第二至第七五输入选择器(4A)、(4B)、(14A)、(14B)、(24A)、(24B)，配合第二至第三四输入选择器(34A)、(34B)，作为非全覆盖的八输入查找表的输出控制模块。
5.根据权利要求1所述基于超前进位实现快速加法的可编程逻辑单元结构，其特征在于，所述第一至第四触发器(5)、(15)、(25)、(35)结构完全相同，实现数据的寄存。
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