CN103762974A - 多功能可配置的六输入查找表结构 - Google Patents

Abstract

本发明涉及一种多功能可配置的六输入查找表结构，通过灵活地选择配置信号，可以配置成不同输入和共用不同信号数的查找表结构，设计了一条功能扩展逻辑链，可以不通过外部走线，而快速地实现宽逻辑函数。本发明设计了一条特殊的加法器进位链和一个操作数选择控制端，进位信号通过四输入查找表进入查找表，可以快速地实现加法器的和函数与其它操作数的宽逻辑操作。本发明的查找表的高灵活性和配置能力，以及进位链的快速进位，用较少的逻辑资源即可实现较宽的逻辑函数，完成多种功能，可以有效地提高布线资源的利用率，减少资源的占用面积，同时可以提高芯片的工作速度，用有限的门数完成更多的功能和应用。

Description

多功能可配置的六输入查找表结构

技术领域

本发明涉及一种查找表结构，尤其是一种多功能可配置的六输入查找表结构，属于可编程逻辑器件的技术领域。

背景技术

基于查找表（Look-up Table，LUT）的可编程逻辑器件，具有开发周期短，成本低，风险小，集成度高，灵活性大，且便于电子系统维护和升级，因此成为了数字芯片的主流，被广泛应用在通信、控制、视频、信息处理、消费电子、互联网、汽车以及航空航天等诸多领域。

查找表是可编程逻辑器件结构中最基本和核心的逻辑部件，目前主流的查找表以四输入和六输入为主，具有最佳的面积和延时性能，如Xilinx的Virtex系列，Altera的Stratix系列等。随着应用系统功能的增强和规模增大，要求可编程逻辑器件的门阵列数日益增大，如千万门级FPGA的广泛应用。FPGA门数的增多，函数实现能力增强，功能增大，但其性能相应下降，如芯片面积变大，功耗变高，速度变慢等，并制约着整个系统的性能，因此不仅需要在减小工艺尺寸，提高门阵列数目的同时，还需要提高各逻辑块的应用能力。而提高查找表的高灵活性，宽逻辑实现和运算能力，用较少的逻辑资源即可实现较宽的逻辑函数，完成多种功能，可以有效地提高布线资源的利用率，减少资源的占用面积，同时可以提高芯片的工作速度，用有限的门数完成更多的功能和应用。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种多功能可配置的六输入查找表结构，其可配置能力强，灵活性高，能有效提高运算能力和运算速度，节约布线资源。

按照本发明提供的技术方案，所述多功能可配置的六输入查找表结构，所述六输入查找表包括用于接收四个相同输入信号A、B、C、D的查找表单元，所述查找表单元包括第一查找表基本模块、第二查找表基本模块、第三查找表基本模块及第四查找表基本模块；第一查找表基本模块的输出端、第二查找表基本模块的输出端与第一二输入选择器的输入端连接，第三查找表基本模块的输出端、第四查找表基本模块的输出端与第二二输入选择器的输入端连接，第一二输入选择器的输出端、第二二输入选择器的输出端与第三二输入选择器的输入端连接，第三二输入选择器的输出端作为六输入查找表的输出端；

第一二输入选择器的选择端与第一三输入选择器的输出端连接，第一三输入选择器的输入端分别与输入信号E、输入信号F及加法器进位链信号CIN连接，第三二输入选择器的选择端与第二三输入选择器的输出端连接，第二三输入选择器的输入端分别与配置信号“1”、输入信号F及功能扩展链信号O6n-1连接。

所述第三查找表基本模块的输出端还与第二输入选择器的输入端连接，第四二输入选择器的输入端还与输入信号E连接，第四二输入选择器的输出端作为第一加法器操作数端；

所述第一加法器操作数端、六输入查找表接管的输出端与加法器的输入端连接，加法器进位链信号CIN与加法器的进位信号端连接，加法器的输出端为和函数S、进位输出COUT。

所述第一查找表基本模块、第二查找表基本模块、第三查找表基本模块及第四查找表基本模块以二输入查找表、三输入查找表或四输入查找表中的任意一种为最小构成单元；

所述第一查找表基本模块、第二查找表基本模块、第三查找表基本模块及第四查找表基本模块采用四个二输入查找表、两个三输入查找表或一个四输入查找表构成中的任意一种构成形式。

对六输入查找表内的配置形式采用SRAM链的编程方式、采用结构体ASIC的编程方式进行配置、采用熔丝或反熔丝的编程方式进行配置；

所述六输入查找表内可配置成一个六输入查表、可配置成两个相同五输入查找表、可配置成两个共用四个相同输入信号和一个相异信号的五输入查找表、可配置成两个共用两个相同输入信号和两个相异信号的四输入查找表、或可配置成两个完全独立的三输入查找表。

所述第一查找表基本模块、第二查找表基本模块与第一二输入选择器间形成第一五输入查找表，第一二输入选择器的输出端形成第一五输入查找表的输出端；通过第一三输入选择器选择加法器进位链信号CIN，使得六输入查找表内通过上述第一五输入查找表进行两位操作数的加法运算操作，并能通过第一五输入查找表的输出端、六输入查找表的输出端迅速输出所述两位操作数的和函数。

通过第一三输入选择器选择加法器进位链信号CIN，使得六输入查找表内进行两位操作数的和函数与第三位操作数数的逻辑运算，并能通过第一五输入查找表的输出端、六输入查找表的输出端迅速输出所述逻辑运算结果。

通过第一三输入选择器选择加法器进位链信号CIN，使得六输入查找表内进行两位操作数的和函数与第三位操作数、第四位操作数的逻辑运算，并能通过第一五输入查找表的输出端、六输入查找表的输出端迅速输出所述逻辑运算结果。

所述第三查找表基本模块、第四查找表基本模块与第二二输入选择器间形成第二五输入查找表；通过与第二二输入选择器选择控制端的输入信号E，使得六输入查找表内通过上述第二五输入查找表进行两位操作数的加法运算操作。

将六输入查找表的输出端作为扩展操作数，进行所需的逻辑扩展；所述扩展操作数选用第一二输入选择器、第二二输入选择器输出的逻辑运算结果。

所述多个六输入查找表通过对应的功能扩展链信号O6n-1直接级联，所述功能扩展链信号O6n-1不通过外围走线。

多个六输入查找表级联时，一六输入查找表的六输入查找表输出端作为另一六输入查找表的功能扩展链信号O6n-1；六输入查找表的输出端与第一加法器操作数端均与加法器的输入端连接，加法器的进位输出COUT作为另一六输入查找表的加法器进位链信号CIN，且所述加法器的进位输出COUT与另一六输入查找表连接的加法器的输入端连接。

一种类似的技术方案，所述六输入查找表包括第一五输入查找表基本模块及第二五输入查找表基本模块，第一五输入查找表基本模块的输入端、第二五输入查找表基本模块的输入端分别接收四个相同的信号A、B、C、D，且第二五输入查找表基本模块的输入端还接收输入信号E，第一五输入查找表基本模块的输入端与第一三输入选择器的输出端连接，第一三输入选择器的输入端与输入信号E、输入信号F及加法器进位链信号CIN连接；第一五输入查找表基本模块的O5输出端、第二五输入查找表基本模块的输出端与第三二输入选择器的输入端连接，第三二输入选择器的选择端与第二三输入选择器的输出端连接，第二三输入选择器的输入端分别与配置信号“1”、输入信号F及功能扩展链信号O6n-1连接，第三二输入选择器的输出端作为六输入查找表结构的输出端。

还包括第四二输入选择器，第四二输入选择器的输入端与输入信号E、第二五输入查找表基本模块的O3输出端连接，第四二输入选择器的输出端作为第二加法器操作数端；

所述第二加法器操作数端、六输入查找表接管的输出端与加法器的输入端连接，加法器进位链信号CIN与加法器的进位信号端连接，加法器的输出端为和函数S、进位输出COUT。

所述第一五输入查找表基本模块及第二五输入查找表基本模块以三输入查找表、四输入查找表或五输入查找表中的任意一种为最小构成单元。

本发明的优点：六输入查找表可以根据需要配置成若干所需的形式，可配置能力强，灵活性高，功能扩展链信号，可以不通过外围走线资源，通过内部直接级联快速地实现较宽逻辑函数，节约了互联资源，减小了传输延时，提高了工作速度。加法器进位链信号，把进位信号作为查找表第五输入信号，不仅使进位信号相关函数能快速输出，而且可以实现加法器的宽逻辑函数，能有效提高运算能力和运算速度，节约布线资源。

附图说明

图1为本发明六输入查找表结构的一种电路原理图。

图2为本发明六输入查找表结构与加法器连接的电路原理图。

图3为本发明六输入查找表结构的另一种电路原理图。

图4为本发明多个六输入查找表结构进行级联的电路原理图。

图5为本发明实现较宽逻辑奇偶校正器的实现电路原理图。

附图标记说明：1-第一二输入选择器、2-第二二输入选择器、3-第三二输入选择器、4-第一三输入选择器、5-第二三输入选择器、6-第四二输入选择器、7-第一查找表基本模块、8-第二查找表基本模块、9-第三查找表基本模块、10-第四查找表基本模块、11-加法器、12-第一五输入查找表基本模块及13-第二五输入查找表基本模块与14-六输入查找表。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1所示：为了能够实现高配置能力，提高运算速度，本发明所述六输入查找表14包括用于接收四个相同输入信号A、B、C、D的查找表单元，所述查找表单元包括第一查找表基本模块7、第二查找表基本模块8、第三查找表基本模块9及第四查找表基本模块10；第一查找表基本模块7的输出端、第二查找表基本模块8的输出端与第一二输入选择器1的输入端连接，第三查找表基本模块9的输出端、第四查找表基本模块10的输出端与第二二输入选择器2的输入端连接，第一二输入选择器1的输出端、第二二输入选择器2的输出端与第三二输入选择器3的输入端连接，第三二输入选择器3的输出端作为六输入查找表14的输出端O6；

第一二输入选择器1的选择端与第一三输入选择器4的输出端连接，第一三输入选择器4的输入端分别与输入信号E、输入信号F及加法器进位链信号CIN连接，第三二输入选择器3的选择端与第二三输入选择器5的输出端连接，第二三输入选择器5的输入端分别与配置信号“1”、输入信号F及功能扩展链信号O6n-1连接。

具体地，本实施例中，查找表单元被分成两组，第一查找表基本模块7与第二查找表基本模块8为一组，第三查找表基本模块9与第四查找表基本模块10为另一组，第一查找表基本模块7、第二查找表基本模块8通过第一二输入选择器1输出，并形成第一五输入查找表的结构，即第一二输入选择器1的输出端还能作为五输入查找表的输出端O5，第三查找表基本模块9、第四查找表基本模块10通过第二二输入选择器2输出，并形成第二五输入查找表的结构形式；上述两个五输入查找表的结构通过第三二输入选择器3输出形构成了一个六输入查找表14。加法器进位链信号CIN通过第一三输入选择器4进入包含第一二输入选择器1的第一五输入查找表结构的信号控制端。本发明实施例中，通过灵活的配置、加法器进位链信号CIN、第一三输入选择器4、第一二输入选择器1、第一查找表基本模块7及第二查找表基本模块8可以实现一个加法功能函数的操作。

本发明实施例中，通过功率扩展链O6n-1可以对本发明中的多个六输入查找表结构进行级联，可以快速实现宽逻辑函数，如图4和图5所示。

所述第三查找表基本模块9的输出端还与第四二输入选择器6的输入端连接，第四二输入选择器6的输入端还与输入信号E连接，第四二输入选择器6的输出端作为第一加法器操作数端O4E。第一加法器操作数端O4E可以选择输入信号E或第三查找表基本模块9的输出信号，第一加法器操作数端O4E可以作为加法器11的一个操作数。

所述第一加法器操作数端O4E、六输入查找表接管的输出端O6与加法器11的输入端连接，加法器进位链信号CIN与加法器11的进位信号端连接，加法器11的输出端为和函数S、进位输出COUT。

所述第一查找表基本模块7、第二查找表基本模块8、第三查找表基本模块9及第四查找表基本模块10为以二输入查找表、三输入查找表或四输入查找表中的任意一种为最小构成单元。

所述第一查找表基本模块7、第二查找表基本模块8、第三查找表基本模块9及第四查找表基本模块10可以采用四个二输入查找表、两个三输入查找表或一个四输入查找表构成中的任意一种构成形式。进一步地，第一查找表基本模块7、第二查找表基本模块8、第三查找表基本模块9及第四查找表基本模块10的内部构成形式可以相同或不同，只要采用上述构成形式中的一种即可。通过二输入查找表、三输入查找表或四输入查找表作为最小构成单元形成所需的四输入查找表的形式为本技术领域人员所熟知，此处不再赘述。本发明实施例中，图1和图2中，均示出了第一查找表基本模块7、第二查找表基本模块8、第三查找表基本模块9及第四查找表基本模块10均采用四输入查找表的构成形式，其他形式的构成此处不再一一说明。

对六输入查找表14内的配置形式采用SRAM链的编程方式，采用结构体ASIC的编程方式进行配置，采用熔丝或反熔丝的编程方式进行配置。

所述六输入查找表14内可配置成一个六输入查表、可配置成两个相同五输入查找表、可配置成两个共用四个相同输入信号和一个相异信号的五输入查找表、可配置成两个共用两个相同输入信号和两个相异信号的四输入查找表、或可配置成两个完全独立的三输入查找表。本发明实施例中，第一三输入选择器4、第二三输入选择器5、第一查找表基本模块7、第二查找表基本模块8、第三查找表基本模块9及第四查找表基本模块10的控制端均受控制信号进行配置，在具体实施时，可以根据需要将六输入查找表14内配置成所需的功能结构。

进一步地，对第一三输入选择器4进行控制，选择输入信号为F，对第二三输入选择器5进行控制，选择输入信号为配置信号“1”，可以配置成以下不同输入，共用不同信号的查找表结构：

a、可以配置成一个三输入查找表和一个二输入查找表，其中输入信号最大可以共用0根信号线，如三输入查找表和二输入查找表的输入信号分别为（A，B，E）和（C，F）；

b、可以配置成一个三输入查找表和另一三输入查找表，其中输入信号最大可以共用0根信号线，如三输入查找表和另一三输入查找表的输入信号分别为（A，B，E）和（C，D，F）；

c、可以配置成一个四输入查找表和一个一输入查找表，其中输入信号最大可以共用0根信号线，如四输入查找表和一输入查找表的输入信号分别为（A，B，C，E）和（D）；

d、可以配置成一个四输入查找表和一个二输入查找表，其中输入信号最大可以共用0根信号线，如四输入查找表和二输入查找表的输入信号分别为（A，B，C，E）和（D，F）；

e、可以配置成一个四输入查找表和另一个四输入查找表，其中输入信号最大可以共用2根信号线，如一四输入查找表和另一四输入查找表的输入信号分别为（A，B，C，E）和（A，B，D，F）。

因此可以根据用户的选择要求，灵活地配置成不同输入，共用不同信号的查找表结构，使得查找表功能更加灵活，如上所述查找表的配置方式可总结如表格1所示：其中表格中第一列为两个可配置的查找表类型（LUT5表示五输入查找表，其余类似），第二列为第一列对应查找表是否使用输入信号E或F，第三列为第一列对应查找表分别使用A，B，C，D中信号的数目，第4列为第一列查找表可以实现的共用信号输入的个数，如四输入查找表（LUT4）与二输入查找表（LUT2）共用信号数≥0，代表：可以共用0个信号，即完全独立；可以共用1个信号；可以共用2个信号。

表1

配置类型	F E	ABCD中使用数目	共用信号
				LUT5 LUT5	1 1	4 4	≥4
LUT4 LUT4	1 1	3 3	≥2
				LUT4 LUT2	1 1	3 1	≥0
LUT4 LUT1	1 0或1	3 1或0	≥0
				LUT3 LUT3	1 1	2 2	≥0
LUT3 LUT2	1 1	2 1	≥0

进一步地，如图1所示，可配置六输入查找表结构包含加法器进位链信号CIN，加法器进位链信号CIN通过第一三输入选择器4进入查找表的控制端。加法器进位链信号CIN，第一三输入选择器4，第一二输入选择器1，第一查找表基本模块7和第二查找表基本模块8可以实现一个加法操作，两位操作数A和B的加法器的真值表如表2所示，根据真值表可以推知，第一三输入选择器4选择加法器进位链信号CIN输入，当加法器进位链信号CIN=0时，当加法器进位链信号CIN=1时，用第一查找表基本模块7和第二查找表基本模块8的两个四输入查找表可以实现上述逻辑，即

此处LUT4A表示第一查找表基本模块7的输出信号，LUT4B为第二查找表基本模块8的输出信号，即可实现了两位操作数的加法求和运算，用逻辑关系式可表示为因此用两个四输入查找表基本模块和加法器进位链信号CIN，即可实现基本的两位操作数的加法运算，并可通过第一五输入查找表的输出端O5，六输入查找表14的输出端O6迅速输出。

即所述第一查找表基本模块7、第二查找表基本模块8与第一二输入选择器1间形成第一五输入查找表，第一二输入选择器1的输出端形成第一五输入查找表的输出端O5；通过第一三输入选择器4选择加法器进位链信号CIN，使得六输入查找表14内通过上述第一五输入查找表进行两位操作数的加法运算操作，并能通过第一五输入查找表的输出端O5、六输入查找表14的输出端O6迅速输出所述两位操作数的和函数。

通过第一三输入选择器4选择加法器进位链信号CIN，使得六输入查找表14内进行两位操作数的和函数与第三位操作数数的逻辑运算，并能通过第一五输入查找表的输出端O5、六输入查找表14的输出端O6迅速输出所述逻辑运算结果。通过第一三输入选择器4选择加法器进位链信号CIN，使得六输入查找表14内进行两位操作数的和函数与第三位操作数、第四位操作数的逻辑运算，并能通过第一五输入查找表的输出端O5、六输入查找表14的输出端O6迅速输出所述逻辑运算结果。

所述第三查找表基本模块9、第四查找表基本模块10与第二二输入选择器2间形成第二五输入查找表；通过与第二二输入选择器2选择控制端的输入信号E，使得六输入查找表14内通过上述第二五输入查找表进行两位操作数的加法运算操作。

将六输入查找表14的输出端O6作为扩展操作数，进行所需的逻辑扩展；所述扩展操作数选用第一二输入选择器1、第二二输入选择器2输出的逻辑运算结果。本发明实施例中，六输入查找表14的输出端O6的扩展操作数可以选用上述第一五输入查找表、第二五输入查找表等任意输出的一种逻辑运算结果，实现所需的逻辑扩展。

对上述所实现的加法器11的两个查找表进行配置选择，可以实现更宽加法逻辑，如用查找表实现，令则通过第一二输入选择器1的输出端，即五输入查找表的输出端O5的输出为此处C为与操作，对逻辑式化简可得

SUM为前面的加法器11的求和逻辑，即实现了两个操作数的和函数与第三个操作数的与逻辑，并通过第一五输入查找表的输出端O5快速地输出，其中与第三个操作数的逻辑关系也可以使用其它的算术逻辑如或、非、异或、同或等诸多算术，而在传统的查找表加法器中是不能在同一个六输入查找表的逻辑中一步快速地实现加法器的和函数与第三个操作数的逻辑，该逻辑结果可以继续进行函数扩展应用，如可以实现两个操作数的和函数与第三位操作数，第四位操作数的逻辑操作等，通过后置加法器的逻辑组合可以实现更大的逻辑扩展。

表2

A	B	CIN	SUM	COUT
					0	0	0	0	0
0	1	0	1	0
					1	0	0	1	0
1	1	0	0	1
					0	0	1	1	0
0	1	1	0	1

1	0	1	0	1
					1	1	1	1	1

图1中加法器进位链信号CIN，同样进入普通加法器模块，如图2所示，加法器模块包括一个加法器11和一个操作数选择控制端第四二输入选择器6，其中加法器11的输入信号为六输入查找表14的输出信号O6，第四二输入选择器6输出的第一加法器操作数O4E和加法器进位链信号CIN，输出信号为S和进位输出COUT，第一加法器操作数O4E通过第一二输入选择器6可以选择第三查找表基本模块7的输出或输入信号E的信号输入。对第二三输入选择器5进行配置，选择配置信号“1”，对第二二输入选择器2的输入信号E置位为1，则第三二输入选择器3的输出为第四查找表基本模块10的输出，则加法器11的操作数为第一加法器操作数O4E和第四查找表基本模块10的输出信号，进位信号为加法器进位链信号CIN，加法器11不使用第一查找表基本模块7和第二查找表基本模块8输出信号，从而加法器11构成了一个与前述查找表所实现的加法器11完全独立的加法器模块。同样，对第二三输入选择器5进行灵活配置，加法器11的操作数也可以使用第一查找表基本模块7和第二查找表基本模块8的逻辑结果值进行其它逻辑扩展运算，特殊加法器链，第一三输入选择器4和第四二输入选择器6的设计使得加法器功能更加灵活，应用能力增强。通过对功率扩展链O6n-1进行级联可以实现更宽逻辑运算，如图4中所示加法器链级联结构。

图4中，多个六输入查找表14级联时，一六输入查找表14的六输入查找表14输出端O6作为另一六输入查找表14的功能扩展链信号O6n-1；六输入查找表14的输出端O6与第一加法器操作数端O4E均与加法器11的输入端连接，加法器11的进位输出COUT作为另一六输入查找表14的加法器进位链信号CIN，且所述加法器11的进位输出COUT与另一六输入查找表14连接的加法器11的输入端连接。最底层的加法器进位链信号CIN除了进入加法器11的输入端外，还要作为最底层的六输入查找表14的加法器进位链信号CIN，

图1所示的可配置六输入查找表结构包括一条功能扩展链O6_n-1，用于快速实现较宽逻辑函数，而无须通过外围走线，不仅节约了走线资源，而且提高了工作速度，其级联方式如图4中功能扩展链所示，其中两级的较宽逻辑关系如表3所示，令第一查找表基本模块7和第二查找表基本模块8构成的第一五输入查找表为LUT5A，输出为O5A，第三查找表基本模块9和第四查找表基本模块10构成的第二五输入查找表为LUT5B，输出为O5B，则六输入查找表结构的输出逻辑关系为

其中O6_n-1为前一级六输入查找表的输出信号，用查找表结构可以表示为

图3所示为该功能扩展链的某一应用实例，为一个具体的两级奇偶校正器的实现原理图，O5A和O5B逻辑分别通过五输入查找表实现，可表示为函数关系式：

其中A，B，C，D，E为五输入查找表的输入信号，

通过前一级的六输入查找表实现，其中A'，B'，C'，D'，E'，F'为前一级六输入查找表的输入信号，则

即实现了较宽的两级奇偶校正器函数，可表示为

同理多个功能扩展链级联可以快速地实现更大的级联数目，而传统的宽逻辑奇偶校正器需要通过外围的走线和开关矩阵才能实现，因此提高了速度和节约了走线资源。

表3

如图3所示，一种类似等同的技术方案，本发明包括第一五输入查找表基本模块12及第二五输入查找表基本模块12，第一五输入查找表基本模块12的输入端、第二五输入查找表基本模块13的输入端分别接收四个相同的信号A、B、C、D，且第二五输入查找表基本模块13的输入端还接收输入信号E，第一五输入查找表基本模块12的输入端与第一三输入选择器4的输出端连接，第一三输入选择器4的输入端与输入信号E、输入信号F及加法器进位链信号CIN连接；第一五输入查找表基本模块12的O5输出端、第二五输入查找表基本模块13的输出端与第三二输入选择器3的输入端连接，第三二输入选择器3的选择端与第二三输入选择器5的输出端连接，第二三输入选择器5的输入端分别与配置信号“1”、输入信号F及功能扩展链信号O6n-1连接，第三二输入选择器3的输出端作为六输入查找表结构的输出端O6。

本实施例中，六输入查找表结构采用五输入查找表为基本模块，图1中的第一二输入选择器1、第二二输入选择器2的功能等价在第一五输入查找表基本模块12、第二五输入查找表基本模块13的内部。

还包括第四二输入选择器6，第四二输入选择器6的输入端与输入信号E、第二五输入查找表基本模块13的O3输出端连接，第四二输入选择器6的输出端作为第二加法器操作数端O3E。所述第二加法器操作数端O3E、六输入查找表接管的输出端O6与加法器11的输入端连接，加法器进位链信号CIN与加法器11的进位信号端连接，加法器11的输出端为和函数S、进位输出COUT。

所述第一五输入查找表基本模块12及第二五输入查找表基本模块13以三输入查找表、四输入查找表或五输入查找表的最小构成单元。所述多个六输入查找表结构通过功能扩展链信号O6n-1直接级联，所述功能扩展链信号O6n-1不通过外围走线。

本发明六输入查找表可以根据需要配置成若干所需的形式，可配置能力强，灵活性高，功能扩展链信号O6n-1，可以不通过外围走线资源，通过内部直接级联快速地实现较宽逻辑函数，节约了互联资源，减小了传输延时，提高了工作速度。加法器进位链信号CIN，把进位信号作为查找表第五输入信号，不仅使进位信号相关函数能快速输出，而且可以实现加法器的宽逻辑函数，能有效提高运算能力和运算速度，节约布线资源。

Claims (14)

1.一种多功能可配置的六输入查找表结构，其特征是：所述六输入查找表（14）包括用于接收四个相同输入信号A、B、C、D的查找表单元，所述查找表单元包括第一查找表基本模块（7）、第二查找表基本模块（8）、第三查找表基本模块（9）及第四查找表基本模块（10）；第一查找表基本模块（7）的输出端、第二查找表基本模块（8）的输出端与第一二输入选择器（1）的输入端连接，第三查找表基本模块（9）的输出端、第四查找表基本模块（10）的输出端与第二二输入选择器（2）的输入端连接，第一二输入选择器（1）的输出端、第二二输入选择器（2）的输出端与第三二输入选择器（3）的输入端连接，第三二输入选择器（3）的输出端作为六输入查找表（14）的输出端（O6）；

第一二输入选择器（1）的选择端与第一三输入选择器（4）的输出端连接，第一三输入选择器（4）的输入端分别与输入信号E、输入信号F及加法器进位链信号CIN连接，第三二输入选择器（3）的选择端与第二三输入选择器（5）的输出端连接，第二三输入选择器（5）的输入端分别与配置信号“1”、输入信号F及功能扩展链信号O6n-1连接。

2.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：所述第三查找表基本模块（9）的输出端还与第二输入选择器（6）的输入端连接，第四二输入选择器（6）的输入端还与输入信号E连接，第四二输入选择器（6）的输出端作为第一加法器操作数端（O4E）；

所述第一加法器操作数端（O4E）、六输入查找表接管的输出端（O6）与加法器（11）的输入端连接，加法器进位链信号CIN与加法器（11）的进位信号端连接，加法器（11）的输出端为和函数S、进位输出COUT。

3.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：所述第一查找表基本模块（7）、第二查找表基本模块（8）、第三查找表基本模块（9）及第四查找表基本模块（10）以二输入查找表、三输入查找表或四输入查找表中的任意一种为最小构成单元；

所述第一查找表基本模块（7）、第二查找表基本模块（8）、第三查找表基本模块（9）及第四查找表基本模块（10）采用四个二输入查找表、两个三输入查找表或一个四输入查找表构成中的任意一种构成形式。

4.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：对六输入查找表（14）内的配置形式采用SRAM链的编程方式、采用结构体ASIC的编程方式进行配置、采用熔丝或反熔丝的编程方式进行配置；

所述六输入查找表（14）内可配置成一个六输入查表、可配置成两个相同五输入查找表、可配置成两个共用四个相同输入信号和一个相异信号的五输入查找表、可配置成两个共用两个相同输入信号和两个相异信号的四输入查找表、或可配置成两个完全独立的三输入查找表。

5.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：所述第一查找表基本模块（7）、第二查找表基本模块（8）与第一二输入选择器（1）间形成第一五输入查找表，第一二输入选择器（1）的输出端形成第一五输入查找表的输出端（O5）；通过第一三输入选择器（4）选择加法器进位链信号CIN，使得六输入查找表（14）内通过上述第一五输入查找表进行两位操作数的加法运算操作，并能通过第一五输入查找表的输出端（O5）、六输入查找表（14）的输出端（O6）迅速输出所述两位操作数的和函数。

6.根据权利要求5所述的多功能可配置的六输入查找表结构，其特征是：通过第一三输入选择器（4）选择加法器进位链信号CIN，使得六输入查找表（14）内进行两位操作数的和函数与第三位操作数数的逻辑运算，并能通过第一五输入查找表的输出端（O5）、六输入查找表（14）的输出端（O6）迅速输出所述逻辑运算结果。

7.根据权利要求5所述的多功能可配置的六输入查找表结构，其特征是：通过第一三输入选择器（4）选择加法器进位链信号CIN，使得六输入查找表（14）内进行两位操作数的和函数与第三位操作数、第四位操作数的逻辑运算，并能通过第一五输入查找表的输出端（O5）、六输入查找表（14）的输出端（O6）迅速输出所述逻辑运算结果。

8.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：所述第三查找表基本模块（9）、第四查找表基本模块（10）与第二二输入选择器（2）间形成第二五输入查找表；通过与第二二输入选择器（2）选择控制端的输入信号E，使得六输入查找表（14）内通过上述第二五输入查找表进行两位操作数的加法运算操作。

9.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：将六输入查找表（14）的输出端（O6）作为扩展操作数，进行所需的逻辑扩展；所述扩展操作数选用第一二输入选择器（1）、第二二输入选择器（2）输出的逻辑运算结果。

10.根据权利要求1所述的多功能可配置的六输入查找表结构，其特征是：所述多个六输入查找表（14）通过对应的功能扩展链信号O6n-1直接级联，所述功能扩展链信号O6n-1不通过外围走线。

11.根据权利要求2所述的多功能可配置的六输入查找表结构，其特征是：多个六输入查找表（14）级联时，一六输入查找表（14）的六输入查找表（14）输出端（O6）作为另一六输入查找表（14）的功能扩展链信号O6n-1；六输入查找表（14）的输出端（O6）与第一加法器操作数端（O4E）均与加法器（11）的输入端连接，加法器（11）的进位输出COUT作为另一六输入查找表（14）的加法器进位链信号CIN，且所述加法器（11）的进位输出COUT与另一六输入查找表（14）连接的加法器（11）的输入端连接。

12.一种多功能可配置的六输入查找表结构，其特征是：所述六输入查找表（14）包括第一五输入查找表基本模块（12）及第二五输入查找表基本模块（13），第一五输入查找表基本模块（12）的输入端、第二五输入查找表基本模块（13）的输入端分别接收四个相同的信号A、B、C、D，且第二五输入查找表基本模块（13）的输入端还接收输入信号E，第一五输入查找表基本模块（12）的输入端与第一三输入选择器（4）的输出端连接，第一三输入选择器（4）的输入端与输入信号E、输入信号F及加法器进位链信号CIN连接；第一五输入查找表基本模块（12）的O5输出端、第二五输入查找表基本模块（13）的输出端与第三二输入选择器（3）的输入端连接，第三二输入选择器（3）的选择端与第二三输入选择器（5）的输出端连接，第二三输入选择器（5）的输入端分别与配置信号“1”、输入信号F及功能扩展链信号O6n-1连接，第三二输入选择器（3）的输出端作为六输入查找表结构的输出端（O6）。

13.根据权利要求12所述的多功能可配置的六输入查找表结构，其特征是：还包括第四二输入选择器（6），第四二输入选择器（6）的输入端与输入信号E、第二五输入查找表基本模块（13）的O3输出端连接，第四二输入选择器（6）的输出端作为第二加法器操作数端（O3E）；

所述第二加法器操作数端（O3E）、六输入查找表接管的输出端（O6）与加法器（11）的输入端连接，加法器进位链信号CIN与加法器（11）的进位信号端连接，加法器（11）的输出端为和函数S、进位输出COUT。

14.根据权利要求12所述的多功能可配置的六输入查找表结构，其特征是：所述第一五输入查找表基本模块（12）及第二五输入查找表基本模块（13）以三输入查找表、四输入查找表或五输入查找表中的任意一种为最小构成单元。

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