CN114489563A - 一种电路结构 - Google Patents

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Abstract

本申请公开了一种电路结构，包括至少两级可配置逻辑单元电路级联，可配置逻辑单元电路包括两个查找表单元：分别有第一至第五输入端，且五个输入端复用输入信号；四个数据选择器：第一数据选择器分别连接第二查找表单元的输出端和可配置逻辑单元电路的第六输入端；第二数据选择器分别连接可配置逻辑单元电路的第六输入端和第七输入端；第三数据选择器分别连接第一数据选择器的输出端、可配置逻辑单元电路的第七输入端以及第一查找表单元的输出端；第四数据选择器分别连接第一查找表单元的输出端、第二查找表单元的输出端以及第二数据选择器的输出端。通过所述可配置逻辑单元电路的输入端实现了一类可编程逻辑器件中整数加法和减法的运算。

Description

一种电路结构
技术领域
本发明属于集成电路技术领域，尤其涉及一种电路结构。
背景技术
全加器是实现数字运算的基本电路，通过配置可以实现两个二进制数的加法和减法运算，对于减法的运算，只需要通过二进制的补码机制就能实现。对于多位数的加减法运算，只需要将多个一位全加器级联连接，每一级分别配置就能实现多位二进制数的加减法运算。
可配置逻辑单元电路是可编程逻辑器件内部的一位加法器，能够实现可编程逻辑器件内的加减法运算，通过配置级联连接的多个可编程逻辑单元电路，就能实现多位数在可编程逻辑器件内的加减法运算，然而，对于不同类的可编程逻辑器件架构，其电路结构也不同，当前，需提供一种可配置的电路结构解决一类可编程逻辑器件内的整数加减法运算问题。
发明内容
鉴于上述问题，本发明提供一种电路结构，技术方案如下：
本发明提供一种电路结构，包括至少两级可配置逻辑单元电路级联连接，其中，每一级可配置逻辑单元电路包括查找表单元模块和选择器模块；
所述查找表模块包括第一查找表单元、第二查找表单元，所述第一查找表单元和第二查找表单元包括第一至第五输入端,所述第一查找表单元和第二查找表单元复用输入至所述第一至第五输入端的输入信号；
所述选择器模块包括四个数据选择器，第一数据选择器的第一输入端连接所述第二查找表单元的输出端，所述第一数据选择器的第二输入端连接第六输入端；
第二数据选择器的第一输入端连接第七输入端，所述第二数据选择器的第二输入端连接所述第六输入端；
第三数据选择器的第一输入端连接所述第一数据选择器的输出端，所述第三数据选择器的第二输入端连接所述第七输入端，所述第三数据选择器的选择端连接所述第一查找表单元的输出端；
第四数据选择器的第一输入端连接所述第一查找表单元的输出端，所述第四数据选择器的第二输入端连接所述第二查找表单元的输出端，所述第四数据选择器的选择端连接所述第二数据选择器的输出端。
第一方面，所述至少两级可配置逻辑单元电路级联连接中，第一级可配置逻辑单元电路的配置包括：
第一查找表单元(A0)和第二查找表单元(B0)的第一输入端输入进位输入信号，第二至第五输入端的任二输入端输入第一输入信号(a0)和第二输入信号(b0)，所述第一查找表单元(A0)的输出端输出值0。
进一步地，所述至少两级可配置逻辑单元电路级联连接中，第一级可配置逻辑单元电路的配置还包括：
第一数据选择器(C0)的第二输入端和第二数据选择器(D0)的第二输入端连接的第六输入端输入的第六输入信号恒为1；
第二数据选择器(D0)的第一输入端和第三数据选择器(E0)的第二输入端连接的第七输入端无输入信号；
所述第三数据选择器(E0)输出端输出恒为1；
所述第一数据选择器(C0)恒选择其第二输入端输入的第六输入信号1；
所述第二数据选择器(D0)恒选择其第二输入端输入的第六输入信号1。
进一步地，所述至少两级可配置逻辑单元电路级联连接中，第二级可配置逻辑单元电路的配置包括：
第一查找表单元(A1)和第二查找表单元(B1)的第一输入端输入进位输入信号，第二至第五输入端输入所述第一级可配置逻辑单元电路的第一输入信号(a0)和第二输入信号(b0)以及，
第二级可配置逻辑单元电路的第一输入信号(a1)和第二输入信号(b1)。
进一步地，所述至少两级可配置逻辑单元电路级联连接中，第二级可配置逻辑单元电路的配置还包括：
第一数据选择器(C1)的第二输入端和第二数据选择器(D1)的第二输入端连接的第六输入端输入的第六输入信号恒为0；
第二数据选择器(D1)的第一输入端和第三数据选择器(E1)的第二输入端连接的第七输入端的第七输入信号为所述第一级可配置逻辑单元电路第三数据选择器(E0)输出端的输出1；
所述第一数据选择器(C1)恒选择其第二输入端输入的第六输入信号0；
所述第二数据选择器(D1)恒选择其第一输入端输入的第七输入信号1。
进一步地，所述至少两个可配置逻辑单元电路级联连接中，第三级以上的可配置逻辑单元电路的配置包括：
第一查找表单元(AN-1)和第二查找表单元(BN-1)的第二至第五输入端的任二输入端输入第一输入信号(an-1)和第二输入信号(bn-1)。
进一步地，所述至少两级可配置逻辑单元电路级联连接中，第三级以上的可配置逻辑单元电路的配置还包括：
第一数据选择器(CN-1)的第二输入端和第二数据选择器(DN-1)的第二输入端连接的第六输入端输入的第六输入信号恒为(an-1)；
第二数据选择器(DN-1)的第一输入端和第三数据选择器(EN-1)的第二输入端连接的第七输入端的第七输入信号为前一级可配置逻辑单元电路第三数据选择器(EN-2)输出端的输出。
所述第一数据选择器(CN-1)恒选择其第二输入端输入的第六输入信号(an-1)，所述第二数据选择器(DN-1)恒选择其第一输入端输入的第七输入信号。
第二方面，所述至少两级可配置逻辑单元电路级联连接中，第一级可配置逻辑单元电路的配置包括：
第一数据选择器(C0’)的第二输入端和第二数据选择器(D0’)的第二输入端连接的第六输入端输入的进位输入信号；
第二数据选择器(D0’)的第一输入端和第三数据选择器(E0’)的第二输入端连接的第七输入端无输入信号；
所述第一数据选择器(C0’)恒选择所述第一数据选择器(C0’)的第二输入端输入的进位输入信号。
进一步地，所述至少两级可配置逻辑单元电路级联连接中，第二级以上的可配置逻辑单元电路的配置包括：
第一查找表单元(AN-1’)和第二查找表单元(BN-1’)的第二至第五输入端的任二输入端输入第一输入信号(an-1’)和第二输入信号(bn-1’)；
进一步地，所述至少两级可配置逻辑单元电路级联连接中，第二级以上的可配置逻辑单元电路的配置还包括：
第一数据选择器(CN-1’)的第二输入端和第二数据选择器(DN-1’)的第二输入端连接的第六输入端输入的第六输入信号恒为(an-1’)；
第二数据选择器(DN-1’)的第一输入端和第三数据选择器(EN-1’)的第二输入端连接的第七输入端的第七输入信号为前一级可配置逻辑单元电路第三数据选择器(EN-2’)输出端的输出；
所述第一数据选择器(CN-1’)恒选择其第二输入端输入的第六输入信号(an-1’)，所述第二数据选择器(DN-1’)恒选择其第一输入端输入的第七输入信号。
本发明的有益效果：
本申请提供的一种电路结构，通过如上述的技术方案，实现了一类可编程逻辑器件内的整数加法和减法的运算。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例的每一级可配置逻辑单元电路的结构图；
图2为本申请实施例1的电路结构的第一级和第二级可配置逻辑单元电路的结构和配置图；
图3为本申请实施例1的电路结构的第三级以上可配置逻辑单元电路的结构和配置图；
图4为本申请实施例2的电路结构的第一级可配置逻辑单元电路的结构和配置图；
图5为本申请实施例2的电路结构的第二级以上可配置逻辑单元电路的结构和配置图。
具体实施方式
下面结合附图对本发明实施例中的技术方案进行清楚完整的描述，
本申请实施例1提供一种电路结构，具有N级可配置逻辑单元电路级联连接，其中，该N级可配置逻辑单元电路的每一级电路结构如图1所示，包括第一查找表单元A、第二查找表单元B，第一查找表单元A和第二查找表单元B包括第一至第五输入端I0、I1、I2、I3、I4，第一查找表单元A和第二查找表单元B复用输入至所述第一至第五输入端的输入信号；
还包括四个数据选择器，第一数据选择器C的第一输入端C*1连接第二查找表单元的输出端，第一数据选择器C的第二输入端C*2连接第六输入端I5；第二数据选择器D的第一输入端D*1连接第七输入端CIN，第二数据选择器D的第二输入端D*2连接第六输入端I5；第三数据选择器E的第一输入端E*1连接第一数据选择器的输出端，第三数据选择器E的第二输入端E*2连接第七输入端CIN，第三数据选择器E的选择端E*3连接第一查找表单元A的输出端；第四数据选择器F的第一输入端F*1连接第一查找表单元A的输出端，第四数据选择器F的第二输入端F*2连接第二查找表单元B的输出端，第四数据选择器F的选择端F*3连接第二数据选择器的输出端。
具体地，在本申请实施例1提供的电路结构中，第一级可配置逻辑单元电路和第二级可配置逻辑单元电路及其配置如图2所示，其中，第一级可配置逻辑单元电路的第一查找表单元A0和第二查找表单元B0都拥有5个输入端口，且第一查找表单元A0和第二查找表单元B0的输入端口复用输入的输入信号。
在如图2所示的第一级可配置逻辑单元电路中：
进位输入信号c输入至第一查找表单元A0和第二查找表单元B0的第一输入端口I0；
输入数a0、b0至第一查找表单元A0和第二查找表单元B0的第二至第五输入端(I1—I4)的任两个输入端；
第一数据选择器C0的第一输入端C01连接第二查找表单元B0的输出端，第一数据选择器C0的第二输入端C02连接第六输入端I5，I5的输入信号值恒是1；
第二数据选择器D0的第一输入端D01连接第七输入端CIN0，第二数据选择器的第二输入端D02连接第六输入端I5；
第一级可配置逻辑单元电路的第一数据选择器C0和第二数据选择器D0永远选择其第二输入端C02和D02的输入信号进行输出，即第一级可配置逻辑单元电路的第一数据选择器和第二数据选择器的第二输入端C02和D02的输入值恒为1，第一级可配置逻辑单元电路的第七输入端CIN0无输入信号；
第三数据选择器E0的第一输入端E01连接第一数据选择器C0的输出端，第三数据选择器E0的第二输入端E02连接第七输入端CIN0，第三数据选择器E0的选择端E03连接第一查找表单元A0的输出端，第一级可配置逻辑单元电路的第一查找表单元A0的输出值是0，第三数据选择器E0的输出端COUT0输出值是第二级可配置逻辑单元电路的第七输入信号CIN1的输入值；
第四数据选择器F0的第一输入端F01连接第一查找表单元A0的输出端，第四数据选择器F0的第二输入端F02连接第二查找表单元的输出端，第四数据选择器F0的选择端F03连接第二数据选择器D0的输出端，在第一级可配置逻辑单元电路，第二查找表单元B0的输出端输出fb0为输入信号a0、b0与进位输入信号c的异或，第四数据选择器F0的输出端输出S0等于第二查找表单元B0的输出端输出fb0；
第四数据选择器F0的使能端(选择端F03)连接第二数据选择器D0的输出端，因为第二数据选择器D0恒选择第二输入端D02,所以第四数据选择器F0的使能端(选择端F03)的输入即为第六输入端I5，因为I5为1，所以第四数据选择器选择其第二输入端F02的输入信号fb0,即S0＝fb0＝a0+b0+c。
与第一级可配置逻辑单元的查找表模块相同，第二级可配置逻辑单元电路的第一查找表单元A1和第二查找表单元B1也拥有5个输入端口，且第一查找表单元A1和第二查找表单元B1的输入端口复用输入的输入信号。
在如图2所示第二级可配置逻辑单元电路中：
进位输入信号c输入至第一查找表单元A1和第二查找表单元B1的第一输入端口I0；
第一级可配置逻辑单元电路的输入的两个数a0、b0至第一查找表单元A0和第二查找表单元B0的第二至第五输入端(I1—I4)的任两个输入端；输入数a1、b1输入至第一查找表单元A1和第二查找表单元B1剩余的两个输入端；
第一数据选择器C1第一输入端C11连接第二查找表单元B1的输出端，第一数据选择器C1的第二输入端C12连接第六输入端I5，I5的值恒为0；
第二数据选择器D1的第一输入端D11连接第七输入端CIN1，第二数据选择器D1的第二输入端D12连接第六输入端I5；
第一数据选择器C1只选择其第二输入端C12的输入信号即第六输入端I5进行输出，第二数据选择器D1只选择其第一输入端D11的输入信号即第二级可配置逻辑单元电路的第七输入端CIN1的输入信号进行输出，所述的第七输入端CIN1的输入信号即第一级可配置逻辑单元电路的第三数据选择器E0的输出端COUT0的输出值，COUT0的输出值恒为1。
第三数据选择器E1的第一输入端E1连接第一数据选择器C1的输出端，第三数据选择器E1的第二输入端E12连接第七输入端CIN1，第三数据选择器E1的选择端E13连接第一查找表单元A1的输出端，第三数据选择器E1的输出端输出的COUT1将作为第三级可配置逻辑单元电路的第七输入端CIN2的输入信号，同时，从第三级可配置逻辑单元起，第N-1级可配置逻辑单元电路的第三选择器的输出端COUTN-2的输出信号将作为第N级可配置逻辑单元电路的第七输入端CINN-1的输入信号，即第N级可配置逻辑单元的进位输入信号；
第二级可配置逻辑单元电路的第四数据选择器F1的第一输入端F11连接第一查找表单元A1的输出端，第四数据选择器F1的第二输入端F12连接第二查找表单元B1的输出端，第四数据选择器的选择端F13连接第二数据选择器D1的输出端,在第二级可配置逻辑单元电路，第二查找表单元B0的输出端输出fb1为输入信号a0、b0、a1、b1与进位输入信号c的异或，第四数据选择器F1的输出端输出S1等于第二查找表单元B1的输出端输出fb1。
对于第二级可配置逻辑单元电路，第四数据选择器F1的使能端(选择端F13)是第一级可配置逻辑单元电路的第三数据选择器E0的输出端COUT0的输出值1，所以S1＝fb1＝a1+b1+a0+b0+c，第二级可配置逻辑单元电路的第三数据选择器E1输出端有COUT1＝fa1＝a1b1+(a1+b1)(a0b0+(a0+b0)c)。
前两级可配置逻辑单元电路的真值表如下：
a0 b0 c fb0 COUT S0 a1 b1 Fa1 COUT S1
0 0 0 0 1 0 0 0 0 0 0
0 1 0 1 1 1 0 1 1 1 0
1 0 0 1 1 1 1 0 1 1 0
1 1 0 0 1 0 1 1 1 1 0
0 0 1 1 1 1 0 0 0 0 1
0 1 1 0 1 0 0 1 1 1 1
1 0 1 0 1 0 1 0 1 1 1
1 1 1 1 1 1 1 1 1 1 1
具体地，在本申请实施例1提供的电路结构中，第三级以上的可配置逻辑单元电路及其配置如图3所示，对于第三级以上的可配置逻辑单元电路，其第一查找表单元AN-1和第二查找表单元BN-1中，选择两个输入端分别输入第一输入信号an-1和第二输入信号bn-1；
且第一数据选择器CN-1的第二输入端C*2和第二数据选择器DN-1的第二输入端D*2连接的第六输入端I5输入的第六输入信号恒等于第二输入信号an-1；
第二数据选择器DN-1的第一输入端D*1和第三数据选择器EN-1的第二输入端E*2连接的第七输入端CINN-1的第七输入信号等于前一级可配置逻辑单元电路第三数据选择器EN-2输出端COUTN-2的输出，而且，第三级以上的可配置逻辑单元电路中，第七输入信号CINN-1即为当前级的进位输入信号。
在可配置逻辑单元电路的级数在两级以上时，第一查找表单元AN-1的输出端输出为0时，第三数据选择器输出端COUT的输出等于当前级可配置逻辑单元电路的第六输入端I5的输入，即对于第二级可配置逻辑单元电路，输出为0，对于第三级以上的可配置逻辑单元电路，输出为an-1；
第一查找表单元的输出端输出为1时，第三数据选择器输出端COUT的输出等于当前级可配置逻辑单元电路第七输入端CIN的输入。
第三级以上的可配置逻辑单元电路的真值表如下：
a b Cin fa fb Cout S
0 0 0 0 1 0 0
0 1 0 1 0 0 1
1 0 0 1 0 0 1
1 1 0 0 1 1 0
0 0 1 0 1 0 1
0 1 1 1 0 1 0
1 0 1 1 0 1 0
1 1 1 0 1 1 1
通过本申请实施例1中第一级可配置逻辑单元电路和第二级可配置逻辑单元电路的真值表、第三级以上可配置逻辑单元电路的真值表，可以明确的是，本申请实施例1中的每一级可配置逻辑单元都具备了实现二进制数加减法的功能。
在本申请实施例1中，如图2、图3，从第一级可配置逻辑单元电路开始就能够实现2个一位二进制数的加减法，即在N级可配置逻辑单元电路中，本申请实施例1的电路结构经配置后能够实现N个一位二进制数的加减法。
本申请实施例2提供一种电路结构，包括N级可配置逻辑单元电路，其中，该N级可配置逻辑单元电路的每一级电路结构如图1所示，包括第一查找表单元A、第二查找表单元B，第一查找表单元A和第二查找表单元B包括第一至第五输入端I0、I1、I2、I3、I4，第一查找表单元A和第二查找表单元B复用输入至所述第一至第五输入端的输入信号；
还包括四个数据选择器，第一数据选择器C的第一输入端C*1连接第二查找表单元的输出端，第一数据选择器C的第二输入端C*2连接第六输入端I5；第二数据选择器D的第一输入端D*1连接第七输入端CIN，第二数据选择器D的第二输入端D*2连接第六输入端I5；第三数据选择器E的第一输入端E*1连接第一数据选择器的输出端，第三数据选择器E的第二输入端E*2连接第七输入端CIN，第三数据选择器E的选择端E*3连接第一查找表单元A的输出端；第四数据选择器F的第一输入端F*1连接第一查找表单元A的输出端，第四数据选择器F的第二输入端F*2连接第二查找表单元B的输出端，第四数据选择器F的选择端F*3连接第二数据选择器的输出端。
具体地，在本申请实施例2提供的电路结构中，第一级可配置逻辑单元电路及其配置如图4所示，其中，第一级可配置逻辑单元电路的第一查找表单元A0’和第二查找表单元B0’拥有5个输入端口，且第一查找表单元A0’和第二查找表单元B0’的输入端口复用输入的输入信号。
在本实施例中，如图4所示的第一级可配置逻辑单元电路的配置包括：
进位输入信号c输入至与第一数据选择器C0’的第二输入端C0’2和第二数据选择器D0’的第二输入端D0’2连接的第六输入端I5；
第二数据选择器D0’的第一输入端D0’1和第三数据选择器E0’的第二输入端E0’2连接的第七输入端CIN0’无输入信号；
第三数据选择器E0’的输出端COUT’输出值为下一级可配置逻辑单元电路的进位输入信号；
所述第一数据选择器(C0’)恒选择所述第一数据选择器(C0’)的第二输入端输入的进位输入信号。
具体地，在本申请实施例2提供的电路结构中，第二级以上可配置逻辑单元电路及其配置如图5所示，其第一查找表单元AN-1’和第二查找表单元BN-1’中，选择两个输入端分别输入第一输入信号an-1’和第二输入信号bn-1’；
且第一数据选择器CN-1’的第二输入端C*2’和第二数据选择器DN-1’的第二输入端D*2’连接的第六输入端I5输入的第六输入信号恒等于第二输入信号an-1’；
第二数据选择器DN-1’的第一输入端D*1’和第三数据选择器EN-1’的第二输入端E*2’连接的第七输入端CINN-1’的第七输入信号等于前一级可配置逻辑单元电路第三数据选择器EN-2’输出端COUTN-2’的输出，而且，第二级以上的可配置逻辑单元电路中，第七输入信号CINN-1’即为当前级的进位输入信号。
在可配置逻辑单元电路的级数在两级以上时，第一查找表单元AN-1’的输出端输出为0时，第三数据选择器输出端COUT’的输出等于当前级可配置逻辑单元电路的第六输入端I5的输入，即对于第二级可配置逻辑单元电路，输出为0，对于第三级以上的可配置逻辑单元电路，输出为an-1’；
第一查找表单元的输出端输出为1时，第三数据选择器输出端COUT’的输出等于当前级可配置逻辑单元电路第七输入端CIN’的输入。
具体地，在本申请实施例2中，对于第二级以上的可配置逻辑单元电路，其真值表如下：
a b Cin fa fb Cout S
0 0 0 0 1 0 0
0 1 0 1 0 0 1
1 0 0 1 0 0 1
1 1 0 0 1 1 0
0 0 1 0 1 0 1
0 1 1 1 0 1 0
1 0 1 1 0 1 0
1 1 1 0 1 1 1
通过此真值表，可以明确的是，本申请实施例2中第二级以上可配置逻辑单元电路具备了实现二进制数加减法的功能。
在本申请实施例2中，第一级可配置逻辑单元电路不能实现一位二进制数的加减法，如图4，第一级可配置逻辑单元电路只配置其第七输入端CIN0’的进位输入信号c,将该进位输入信号c作为其第三选择器E0’输出端COUT0’的输出值，并输出至第二级可配置逻辑单元电路的第七输入端CIN1’，因此，实施例2中所述的第一级可配置逻辑单元电路不具备二进制数的加减法的功能，只是为该电路结构的第二级可配置逻辑单元提供进位输入信号，如图5，该电路结构的从第二级可配置逻辑单元开始能够实现2个一位二进制数的加减法，即在N级可配置逻辑单元电路中，本申请实施例2的电路结构经配置后能够实现N-1个一位二进制数的加减法。
应当明确的是，在本申请实施例中，该电路结构的数据选择器，在需要恒定选择其一个输入端的输入信号时，会使该数据选择器恒选择需要的输入端的输入信号。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

Claims (10)

1.一种电路结构，其特征在于，包括至少两级可配置逻辑单元电路级联连接，其中，每一级可配置逻辑单元电路包括查找表单元模块和选择器模块；
所述查找表模块包括第一查找表单元、第二查找表单元，所述第一查找表单元和第二查找表单元包括第一至第五输入端，所述第一查找表单元和第二查找表单元复用输入至所述第一至第五输入端的输入信号；
所述选择器模块包括四个数据选择器，第一数据选择器的第一输入端连接所述第二查找表单元的输出端，所述第一数据选择器的第二输入端连接第六输入端；
第二数据选择器的第一输入端连接第七输入端，所述第二数据选择器的第二输入端连接所述第六输入端；
第三数据选择器的第一输入端连接所述第一数据选择器的输出端，所述第三数据选择器的第二输入端连接所述第七输入端，所述第三数据选择器的选择端连接所述第一查找表单元的输出端；
第四数据选择器的第一输入端连接所述第一查找表单元的输出端，所述第四数据选择器的第二输入端连接所述第二查找表单元的输出端，所述第四数据选择器的选择端连接所述第二数据选择器的输出端。
2.如权利要求1所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第一级可配置逻辑单元电路的配置包括：
第一查找表单元(A0)和第二查找表单元(B0)的第一输入端输入进位输入信号，第二至第五输入端的任二输入端输入第一输入信号(a0)和第二输入信号(b0)，所述第一查找表单元(A0)的输出端输出值0。
3.如权利要求2所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第一级可配置逻辑单元电路的配置还包括：
第一数据选择器(C0)的第二输入端和第二数据选择器(D0)的第二输入端连接的第六输入端输入的第六输入信号恒为1；
第二数据选择器(D0)的第一输入端和第三数据选择器(E0)的第二输入端连接的第七输入端无输入信号；
所述第三数据选择器(E0)输出端输出恒为1；
所述第一数据选择器(C0)恒选择其第二输入端输入的第六输入信号1；
所述第二数据选择器(D0)恒选择其第二输入端输入的第六输入信号1。
4.如权利要求3所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第二级可配置逻辑单元电路的配置包括：
第一查找表单元(A1)和第二查找表单元(B1)的第一输入端输入进位输入信号，第二至第五输入端输入所述第一级可配置逻辑单元电路的第一输入信号(a0)和第二输入信号(b0)以及，
第二级可配置逻辑单元电路的第一输入信号(a1)和第二输入信号(b1)。
5.如权利要求4所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第二级可配置逻辑单元电路的配置还包括：
第一数据选择器(C1)的第二输入端和第二数据选择器(D1)的第二输入端连接的第六输入端输入的第六输入信号恒为0；
第二数据选择器(D1)的第一输入端和第三数据选择器(E1)的第二输入端连接的第七输入端的第七输入信号为所述第一级可配置逻辑单元电路第三数据选择器(E0)输出端的输出1；
所述第一数据选择器(C1)恒选择其第二输入端输入的第六输入信号0；
所述第二数据选择器(D1)恒选择其第一输入端输入的第七输入信号1。
6.如权利要求5所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第三级以上的可配置逻辑单元电路的配置包括：
第一查找表单元(AN-1)和第二查找表单元(BN-1)的第二至第五输入端的任二输入端输入第一输入信号(an-1)和第二输入信号(bn-1)。
7.如权利要求6所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第三级以上的可配置逻辑单元电路的配置还包括：
第一数据选择器(CN-1)的第二输入端和第二数据选择器(DN-1)的第二输入端连接的第六输入端输入的第六输入信号恒为(an-1)；
第二数据选择器(DN-1)的第一输入端和第三数据选择器(EN-1)的第二输入端连接的第七输入端的第七输入信号为前一级可配置逻辑单元电路第三数据选择器(EN-2)输出端的输出；
所述第一数据选择器(CN-1)恒选择其第二输入端输入的第六输入信号(an-1)，所述第二数据选择器(DN-1)恒选择其第一输入端输入的第七输入信号。
8.如权利要求1所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第一级可配置逻辑单元电路的配置包括：
第一数据选择器(C0’)的第二输入端和第二数据选择器(D0’)的第二输入端连接的第六输入端输入的进位输入信号；
第二数据选择器(D0’)的第一输入端和第三数据选择器(E0’)的第二输入端连接的第七输入端无输入信号；
所述第一数据选择器(C0’)恒选择所述第一数据选择器(C0’)的第二输入端输入的进位输入信号。
9.如权利要求8所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第二级以上的可配置逻辑单元电路的配置包括：
第一查找表单元(AN-1’)和第二查找表单元(BN-1’)的第二至第五输入端的任二输入端输入第一输入信号(an-1’)和第二输入信号(bn-1’)。
10.如权利要求9所述的电路结构，其特征在于，所述至少两级可配置逻辑单元电路级联连接中，第二级以上的可配置逻辑单元电路的配置还包括：
第一数据选择器(CN-1’)的第二输入端和第二数据选择器(DN-1’)的第二输入端连接的第六输入端输入的第六输入信号恒为(an-1’)；
第二数据选择器(DN-1’)的第一输入端和第三数据选择器(EN-1’)的第二输入端连接的第七输入端的第七输入信号为前一级可配置逻辑单元电路第三数据选择器(EN-2’)输出端的输出；
所述第一数据选择器(CN-1’)恒选择其第二输入端输入的第六输入信号(an-1’)，所述第二数据选择器(DN-1’)恒选择其第一输入端输入的第七输入信号。
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