CN110007908B - 具有双进位链结构的双输出查找表及可编程逻辑单元 - Google Patents

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Abstract

本发明公开了一种具有双进位链结构的双输出查找表及可编程逻辑单元，双输出查找表包括：F0、F1、F2、F3和F4，进位链的多路选择器mx1和mx2，3选1的多路选择器mx4，以及2选1的多路选择器mx3、mx5和mx6；通过在传统的双进位链结构查找表的基础上增加多路选择器mx4、mx5和mx6，mx5的输入端与多路选择器mx1和mx2的输入相同，mx5的控制端与mx6的输出相连，mx5的输出端连接至本级的数据输出，mx6的输入端分别与mx3的输出、输入c相连，mx4的第一输入端接d、第二输入端接mx3的输出、第三输入端接c。该双输出查找表能够实现将求得的本级进位通过本级BLE进行输出，提高了在算术模式下的资源利用率，并且能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数。

Description

具有双进位链结构的双输出查找表及可编程逻辑单元
技术领域
本公开属于数字集成电路技术领域，涉及一种具有双进位链结构的双输出查找表及可编程逻辑单元，特别涉及一种具有高资源利用率的具有双进位链结构的双输出查找表及包含该双输出查找表的可编程逻辑单元。
背景技术
现场可编程门阵列(FPGA，Field-Programmable Gate Array)是一种通用的逻辑电路，与中央处理器(CPU，Central Processing Unit)、数字信号处理(DSP，DigitalSignal Processing)并称为三大通用信号处理器件，具有灵活性高、并行性高、开发风险低的优点，已广泛的应用于工业控制、航空航天、通信、汽车电子、数据中心、智能处理等领域，并且占据着越来越多的市场份额。
作为一种可编程器件，FPGA由可编程逻辑模块(RLM，Reconfigurable LogicModule)、可编程互连资源(RR，Reconfigurable Routing)、可编程输入输出模块(Reconfigurable IO module)、嵌入式IP(块存储器、DSP等)等组成。其中可编程逻辑模块是FPGA的核心，用户电路中的通用逻辑功能都要通过配置RLM来实现。而RLM是由可编程逻辑单元(BLE，Reconfigurable Logic Element)构成的。因此研究灵活高效的BLE结构对提升FPGA的功能和性能具有重要的意义。
FPGA中可编程逻辑单元的主要功能是为数字系统提供最基本的逻辑功能、算术功能、数据存储功能等。研究者们曾提出过多种BLE实现结构，包括基于传输管、与非门、多路选择器、查找表、以及与非锥等结构。综合考虑面积、速度、功耗和实现功能等因素，目前FPGA中普遍采用的是基于查找表结构的可编程逻辑单元。图1为现有技术中一典型的可编辑逻辑单元(BLE)的结构框图。如图1所示，典型的BLE包括一个4输入功能产生单元和一个寄存器。其中4输入功能产生单元通常使用查找表的形式来实现4个输入的任意逻辑操作；寄存器用来实现时序逻辑中的数据寄存。BLE具有的基本功能模式包括逻辑模式、算术模式、时序模式等。
其中4输入查找表的算术模式，一般采用查找表来实现。具体电路实现上往往采用一部分查找表计算和，另一部分查找表计算进位。这种实现方式充分利用了查找表的灵活性高的功能，不需要额外的加法器就可以实现算术操作，但是这种结构的进位输出往往需要连接到下一个BLE的进位输入，以实现多位的算术运算，FPGA厂商一般不再将进位通过本BLE；若要输出，则需要将进位连接到下一个BLE，然后通过一个BLE的输出管脚进行输出。这样在进位n位加法的时候，至少需要利用n+1个BLE，考虑到位数较少的加法，例如单bit全加器，就需要2个BLE，面积利用率较低。
因此，有必要提出一种提高资源(面积)利用率的可编程逻辑单元的结构。
发明内容
(一)要解决的技术问题
本公开提供了一种具有双进位链结构的双输出查找表及可编程逻辑单元，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种具有双进位链结构的双输出查找表，包括：F0、F1、F2、F3和F4，进位链的多路选择器mx1和mx2，3选1的多路选择器mx4，以及2选1的多路选择器mx3、mx5和mx6；其中，F0、F1、F2和F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx4的输出，另一个控制端接d/vdd/gnd，mx4的输入分别与mx3的输出、输入端c、以及输入端d相连，mx3的输入分别与cin0、cin1相连；mx1和mx2的输入相同，F0和F1均与mx1和mx2的数据输入端相连，mx1的控制端与cin0相连，mx2的控制端与cin1相连；mx5的输入端连接mx1和mx2的输入，mx5的控制端与mx6的输出端相连，mx5的输出端连接至本级的数据输出；mx6的输入端分别与mx3的输出、输入端c相连，mx6的控制端与配置用SRAM相连。
在本公开的一些实施例中，F0、F1、F2和F3均与数据端a、b相连，进行算术运算时，通过对F0、F1、F2和F3配置合适的SRAM，并配置SRAM使得F4的控制端接vdd，使得F4输出算术运算的和/差，mx5输出算术运算的进位/借位，同时mx1与mx2进行进位输出的预计算并传给下一个BLE。
在本公开的一些实施例中，双输出查找表能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数，且多输入函数的组合形式为：xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。
在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：4lut+3lut组合。
在本公开的一些实施例中，通过对mx3和mx4配置合适的SRAM，使得F0、F1、F2、F3和F4接收输入a、b、c和d，构成一个四输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成4lut+3lut组合。
在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：3lut+3lut组合。
在本公开的一些实施例中，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端c，另一个控制端d/vdd/gnd接入vdd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成3个输入端均相同的3lut+3lut组合，且这两个3lut可为两个不同的函数。
在本公开的一些实施例中，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端d，另一个控制端d/vdd/gnd接入gnd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成3个输入端不完全相同的3lut+3lut组合，且这两个3lut必须是两个相同的函数。
在本公开的一些实施例中，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端d，另一个控制端d/vdd/gnd接入vdd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成有一个输入端不同的3lut+3lut组合，且这两个3lut是两个功能独立的函数。
根据本公开的另一个方面，提供了一种可编程逻辑单元，该可编程逻辑单元包括本公开提到的任一种双进位链结构的双输出查找表；
可选的，该可编程逻辑单元还包括寄存器。
(三)有益效果
从上述技术方案可以看出，本公开提供的具有双进位链结构的双输出查找表及可编程逻辑单元，具有以下有益效果：
通过在传统的双进位链结构查找表的基础上增加2选1的多路选择器mx5和mx6，并将原来2选1的多路选择器mx4替换为3选1的三输入多路选择器。其中，mx5输入端与多路选择器mx1和mx2的输入相同，mx5控制端与mx6的输出相连，mx5的输出端连接至本级的数据输出，mx6的输入端分别与mx3的输出、输入端c相连，mx6的控制端与配置用SRAM相连，mx4增加的输入端连接输入端d，控制端接配置SRAM，这样的结构设置能够实现将求得的本级进位通过本级BLE进行输出，提高了在算术模式下的资源利用率，在进行单位加法的条件下，资源利用率可以提高50％，在n位加法的条件下，资源利用率可以提高2/(n+2)，并且通过对mx3和mx4配置不同的SRAM来变化F0、F1、F2、F3和F4的输入、F4和mx5的控制端的组合情况，能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数。
附图说明
图1为现有技术中一典型的可编辑逻辑单元(BLE)的结构框图。
图2为根据本公开一实施例所示的具有双进位链结构的双输出查找表的结构示意图。
图3为现有技术中的查找表的结构示意图。
图4为如图2所示的具有双进位链结构的双输出查找表实现资源利用率提高的结构简化示意图。
图5为如图2所示的具有双进位链结构的双输出查找表实现具有两个公共输入端的双(两个)三输入函数的示意图。
图6为如图2所示的具有双进位链结构的双输出查找表实现具有公共输入端的4lut+3lut组合示意图。
具体实施方式
本公开提供了一种具有双进位链结构的双输出查找表及可编程逻辑单元，通过在传统的双进位链结构查找表的基础上增加2选1的多路选择器mx5和mx6，并将原来2选1的多路选择器mx4替换为3选1的三输入多路选择器，实现将求得的本级进位通过本级BLE进行输出，提高了在算术模式下的资源利用率，并且能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。本公开中，说明书中描述的输入端d和d/vdd/gnd中的d是同一个d。本公开中，F0、F1、F2、F3均为两输入查找表，也称为两输入功能产生单元；F4为一个4选1的多路选择器。
在本公开的第一个示例性实施例中，提供了一种具有双进位链结构的双输出查找表。
图2为根据本公开一实施例所示的具有双进位链结构的双输出查找表的结构示意图。
参照图2所示，本公开的具有双进位链结构的双输出查找表，包括：F0、F1、F2、F3和F4，进位链的多路选择器mx1和mx2，3选1的多路选择器mx4，以及2选1的多路选择器mx3、mx5和mx6；
其中，F0、F1、F2和F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx4的输出，另一个控制端接d/vdd/gnd，mx4的输入分别与mx3的输出、输入端c、以及输入端d相连，mx3的输入分别与cin0、cin1相连；mx1和mx2的输入相同，F0和F1均与mx1和mx2的数据输入端相连，mx1的控制端与cin0相连，mx2的控制端与cin1相连；
mx5的输入端连接mx1和mx2的输入，mx5的控制端与mx6的输出端相连，mx5的输出端连接至本级的数据输出；
mx6的输入端分别与mx3的输出、输入端c相连，mx6的控制端与配置用SRAM相连。
下面参照附图来详细说明本实施例中具有双进位链结构的查找表相对于现有技术的改进和有益效果。
图3为现有技术中的查找表的结构示意图。
现有的4输入功能产生单元通常使用查找表的形式来实现4个输入的任意逻辑操作，4输入查找表的算术模式的具体电路通过采用一部分查找表计算和，另一部分查找表计算进位。如图3所示，进行算术运算时，将查找表F4的d/vdd输入选择vdd，将F4的第一输入端选择cin0/cin1(cin0或cin1)，通过对F0、F1、F2、F3配置合适的SRAM，就可以使得这样F4的输出就等于a+b+cin0/cin1的和，多路选择器mx1和mx2的输出等于a+b+cin0/cin1的进位输出。
此种结构的进位输出往往需要连接到下一个BLE的进位输入，以实现多位的算术运算，若要输出，则需要将进位连接到下一个BLE，然后通过一个BLE的输出管脚进行输出。这样在进位n位加法的时候，就需要利用n+1个BLE，考虑到位数较少的加法，例如单bit全加器，就需要2个BLE，面积利用率较低。
对比图2和图3所示，本实施例提供的具有双进位链结构的双输出查找表与现有技术相比，在结构上至少具有如下区别点：
(1)增加了两个2选1的多路选择器mx5和mx6，mx5的输出端连接至本级的数据输出，mx5的输入端连接mx1和mx2的输入，mx5的控制端与mx6的输出端相连，mx6的输入端分别与mx3的输出端、数据端c相连，mx6的控制端与配置用SRAM相连；
(2)mx4为3选1的多路选择器，且受配置用SRAM控制。
图4为如图2所示的具有双进位链结构的双输出查找表实现资源利用率提高的结构简化示意图。
基于上述结构，本实施例中，结合图2和图4所示，F0、F1、F2和F3均与数据端a、b相连，进行算术运算时，通过对F0、F1、F2和F3配置合适的SRAM，并配置SRAM使得F4的控制端接vdd，使得F4输出算术运算的和/差，mx5输出算术运算的进位/借位，同时mx1与mx2进行进位输出的预计算并传给下一个BLE，图4中以F4输出算术运算的和sum、mx5输出算术运算的进位cout进行示意。
该具有双进位链结构的查找表中，多路选择器mx5的输出端连接至本级的数据输出，而非如图3所示的进位链的多路选择器mx1和mx2的进位输出，进位输出与普通输出的不同是：进位输出只能连接到下一个BLE的进位输入(该BLE位置固定)，而普通输出可以通过通道连接到任意BLE的输入。
可见，本实施例所示的具有双进位链结构的查找表中的mx5能够实现将求得的本级进位/借位通过本级BLE进行输出，提高了在算术模式下的资源利用率。在进行单位加法的条件下，资源利用率可以提高50％，在n位加法的条件下，资源利用率可以提高2/(n+2)。
此外，多路选择器mx5和mx6的设置除了有助于提高在算术模式下的资源利用率之外，还可以实现普通模式下具有公共输入端的两个相同或不同的多输入函数。
在一些实施例中，本公开的具有双进位链结构的双输出查找表通过对mx3和mx4配置不同的SRAM来变化F0、F1、F2、F3和F4的输入、F4和mx5的控制端的组合情况，，能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数，且多输入函数的组合形式为：xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。
图5为如图2所示的具有双进位链结构的双输出查找表实现具有两个公共输入端的双(两个)三输入函数的示意图。
在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：3lut+3lut组合。
在本公开的一些实施例中，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端c，另一个控制端d/vdd/gnd接入vdd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成3个输入端均相同的3lut+3lut组合，且这两个3lut可为两个不同的函数。
在本公开的一些实施例中，如图5所示，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端d，另一个控制端d/vdd/gnd接入gnd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成两个输入端不完全相同的3lut+3lut组合，且这两个3lut必须是两个相同的函数，例如本实施例中，lutout1和lutout2表示有两个公共输入端(a和b)、一个输入端不同的3lut+3lut组合的形式。
在本公开的一些实施例中，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端d，另一个控制端d/vdd/gnd接入vdd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成有一个输入端不同的3lut+3lut组合，且这两个3lut是两个功能独立的函数。
在其它实施例中，mx3和mx4配置不同的SRAM来变化F0、F1、F2、F3和F4的输入、F4和mx5的控制端的组合情况，可实现其他类型的组合形式，比如：4lut(4输入)+3lut(3输入)组合(如图6)，3lut+3lut组合(输入完全相同)以及其他输入个数更少的组合，对于输入个数更少的情况下，关于公共输入端的内容可以灵活进行对应变化，可以有公共输入端，公共输入端的个数可以小于2，在一些特例中，也可以没有公共输入端，形如mlut+nlut组合，其中，m表示输入个数小于等于2，n表示输入个数小于等于2。
图6为如图2所示的具有双进位链结构的双输出查找表实现具有公共输入端的4lut+3lut组合示意图。
在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：4lut+3lut组合，如图6所示，通过对mx3和mx4配置合适的SRAM，使得F0、F1、F2、F3和F4接收输入a、b、c和d，构成一个四输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成4lut+3lut组合。
在本公开的第二个示例性实施例中，提供了一种可编程逻辑单元，该可编程逻辑单元包含本公开提到的任一种具有双进位链结构的双输出查找表。
在本实施例中，该可编程逻辑单元还包括寄存器。
综上所述，本公开提供了一种具有双进位链结构的双输出查找表及可编程逻辑单元，通过在传统的双进位链结构查找表的基础上增加2选1的多路选择器mx5和mx6，并将原来2选1的多路选择器mx4替换为3选1的三输入多路选择器。其中，mx5输入端与多路选择器mx1和mx2的输入相同，mx5控制端与mx6的输出相连，mx5的输出端连接至本级的数据输出，mx6的输入端分别与mx3的输出、输入端c相连，mx6的控制端与配置用SRAM相连，mx4增加的输入端连接输入端d，控制端接配置SRAM，这样的结构设置能够实现将求得的本级进位通过本级BLE进行输出，提高了在算术模式下的资源利用率，在进行单位加法的条件下，资源利用率可以提高50％，在n位加法的条件下，资源利用率可以提高2/(n+2)，并且通过对mx3和mx4配置不同的SRAM来变化F0、F1、F2、F3和F4的输入、F4和mx5的控制端的组合情况，能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数。
需要说明的是，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
并且，为实现图面整洁的目的，一些习知惯用的结构与组件在附图可能会以简单示意的方式绘示之。另外，本案的附图中部分的特征可能会略为放大或改变其比例或尺寸，以达到便于理解与观看本发明的技术特征的目的，但这并非用于限定本发明。依照本案所公开的内容所制造的产品的实际尺寸与规格应是可依据生产时的需求、产品本身的特性、及搭配本公开的内容据以调整，于此进行声明。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种具有双进位链结构的双输出查找表，其特征在于，包括：
两输入查找表F0、F1、F2、F3和4选1多路选择器F4，进位链的多路选择器mx1和mx2，3选1的多路选择器mx4，以及2选1的多路选择器mx3、mx5和mx6；
其中，F0、F1、F2和F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx4的输出，另一个控制端接d/vdd/gnd，mx4的输入分别与mx3的输出、输入端c、以及输入端d相连，mx3的输入分别与cin0、cin1相连；mx1和mx2的输入相同，F0和F1均与mx1和mx2的数据输入端相连，mx1的控制端与cin0相连，mx2的控制端与cin1相连；
mx5的输入端连接mx1和mx2的输入，mx5的控制端与mx6的输出端相连，mx5的输出端连接至本级的数据输出；
mx6的输入端分别与mx3的输出、输入端c相连，mx6的控制端与配置用SRAM相连。
2.根据权利要求1所述的双输出查找表，其特征在于，所述F0、F1、F2和F3均与数据端a、b相连，进行算术运算时，通过对F0、F1、F2和F3配置合适的SRAM，并配置SRAM使得F4的控制端接vdd，使得F4输出算术运算的和/差，mx5输出算术运算的进位/借位，同时mx1与mx2进行进位输出的预计算并传给下一个BLE。
3.根据权利要求1所述的双输出查找表，其特征在于，所述双输出查找表能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数，且所述多输入函数的组合形式为：xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。
4.根据权利要求3所述的双输出查找表，其特征在于，所述两个相同或不同的多输入函数的组合形式为：4lut+3lut组合。
5.根据权利要求4所述的双输出查找表，其特征在于，通过对mx3和mx4配置合适的SRAM，使得所述F0、F1、F2、F3和F4接收输入a、b、c和d，构成一个四输入查找表，所述mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成4lut+3lut组合。
6.根据权利要求3所述的双输出查找表，其特征在于，所述两个相同或不同的多输入函数的组合形式为：3lut+3lut组合。
7.根据权利要求6所述的双输出查找表，其特征在于，通过对mx3和mx4配置合适的SRAM，使得所述F4的一个控制端接输入端c，另一个控制端d/vdd/gnd接入vdd，从而构成一个三输入查找表，所述mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成3个输入端均相同的3lut+3lut组合，且这两个3lut可为两个不同的函数。
8.根据权利要求6所述的双输出查找表，其特征在于，通过对mx3和mx4配置合适的SRAM，使得所述F4的一个控制端接输入端d，另一个控制端d/vdd/gnd接入gnd，从而构成一个三输入查找表，所述mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成3个输入端不完全相同的3lut+3lut组合，且这两个3lut必须是两个相同的函数。
9.根据权利要求6所述的双输出查找表，其特征在于，通过对mx3和mx4配置合适的SRAM，使得F4的一个控制端接输入端d，另一个控制端d/vdd/gnd接入vdd，从而构成一个三输入查找表，mx5的控制端通过mx6输入c，并与输入a、b的F0及F1构成一个三输入查找表，形成有一个输入端不同的3lut+3lut组合，且这两个3lut是两个功能独立的函数。
10.一种可编程逻辑单元，其特征在于，包括权利要求1至9中任一项所述的双进位链结构的双输出查找表；
可选的，该可编程逻辑单元还包括寄存器。
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