CN101488747A - 一种lut结构和fpga - Google Patents
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Abstract
一种LUT结构，涉及集成电路技术。本发明包括下述单元：地址预编码单元，具有两个2输入接口，通过两个4输出接口与数据读出编码控制单元连接，还通过两个4输出接口与编码地址锁存单元连接；编码地址锁存单元，通过两个4输出接口与数据写入编码控制单元连接；具有数据输出接口的数据读出编码控制单元，通过数据线与存储单元连接；存储单元，用于读写及存储数据；具有数据输入接口的数据写入编码控制单元，通过数据线与存储单元连接。本发明提高了FPGA的资源利用率，采用本发明的FPGA可以节省芯片面积，更利于实现高度集成化和小型化。
Description
技术领域
本发明涉及集成电路技术，特别涉及FPGA技术。
背景技术
现有技术中，FPGA的LUT由存储的RAM单元与多路选择器构成，如图1所示，由于输入A、输入B、输入C、输入D先后分布在查找表输出的控制链路上，因此查找表输出控制必须要求输入A、输入B、输入C、输入D同时参与，这样即使是用LUT实现2个输入的逻辑功能，也必须占用整个16位的RAM，浪费了资源。
发明内容
本发明所要解决的技术问题是，提供一种具有高速度和高资源利用率的新的LUT结构。
本发明解决所述技术问题采用的技术方案是，一种LUT结构，包括下述单元：
地址预编码单元，具有两个2输入接口，通过两个4输出接口与数据读出编码控制单元连接，还通过两个4输出接口与编码地址锁存单元连接；
编码地址锁存单元，通过两个4输出接口与数据写入编码控制单元连接；
具有数据输出接口的数据读出编码控制单元，通过数据线与存储单元连接；
存储单元，用于读写及存储数据；
具有数据输入接口的数据写入编码控制单元，通过数据线与存储单元连接。
进一步的说，所述数据读出编码控制单元由4个读出控制子单元构成，每一个读出控制子单元由5个开关和一个选择器组成，选择器的控制端接CTRL信号，其中，第一读出控制子单元和第二读出控制子单元的输出端接点A，第三读出控制子单元和第四读出控制子单元的输出端接点B，点A和点B通过一个开关连接，此开关由CTRL取反作为控制信号；点A接第一输出端，点B通过一个受CTRL信号控制的开关接第二输出端。
所述数据写入编码控制单元由4个写入控制子单元构成，每一个写入控制子单元由5个开关和一个选择器组成，选择器的控制端接CTRL信号，其中，第一写入控制子单元和第二写入控制子单元的输入端接点C，第三写入控制子单元和第四写入控制子单元的输出端接点D，点C和点D通过一个开关连接，此开关由CTRL取反作为控制信号；点C接第一输入端，点D通过一个受CTRL信号控制的开关接第二输入端，第一输入端和点D通过一个受CTRL取反信号控制的开关连接。
所述存储单元为16个6管SRAM存储子单元构成的LUT单元存储阵列，每个6管SRAM存储子单元由两个交叉耦合的反相器和两个访问MOS管构成。
本发明还提供一种具有前述的LUT结构的FPGA。
本发明的有益效果是，提高了FPGA的资源利用率，采用本发明的FPGA可以节省芯片面积，更利于实现高度集成化和小型化。
附图说明
图1是现有技术的示意图。
图2是本发明的LUT结构示意图。
图3是本发明的地址预编码电路。
图4是本发明的数据读出编码控制电路图。
图5是本发明的数据写入编码控制电路图。
图6是本发明的存储子单元电路图。
具体实施方式
参见图2。
本发明提供的LUT结构包括下述单元：
地址预编码单元，具有两个2输入接口，通过两个4输出接口与数据读出编码控制单元连接，还通过两个4输出接口与编码地址锁存单元连接；
编码地址锁存单元，通过两个4输出接口与数据写入编码控制单元连接；
具有数据输出接口的数据读出编码控制单元，通过数据线与存储单元连接；
存储单元，用于读写及存储数据；
具有数据输入接口的数据写入编码控制单元，通过数据线与存储单元连接。
前述数据线即图2中的标示D0～D15，本实施方式的存储单元由16个子单元构成，故数据线有16路。
本发明的地址预编码电路的电路图见图3，由多个与门将两组2输入数据I1、12编码为两组4输出R0～R3和R4～R5。
参见图4，数据读出编码控制单元由4个读出控制子单元构成，每一个读出控制子单元由5个开关和一个选择器组成，读出控制子单元中，选择器的接法及信号传递关系如图所示，选择器的输出端作为一个开关的控制信号，具体的说，以第一读出控制子单元(图4虚线框内部分)为例，第一读出控制子单元的输出端通过开关K1连接到开关K10～K13的公共端，来自存储单元的数据D0～D3通过开关K10～K13经K1到本读出控制子单元的输出端，再到第一输出端。开关K1的控制端与一个选择器的输出端连接，选择器的两个输入端分别接信号电平1和地址编码信号R4，选择器的控制端接控制信号CTRL。开关K10～K13的控制端分别接地址编码信号R0～R3。本实施方式由一个控制信号CTRL控制LUT功能，当CTRL＝0的时候完成4输入读出功能，当CTRL＝1的时候完成两个独立的2输入读出功能。
A0信号是利用控制信号CTRL对R0和R4进行选择输出的信号，
A1信号是利用控制信号CTRL对R1和R5进行选择输出的信号，
A2信号是利用控制信号CTRL对R2和R6进行选择输出的信号，
A3信号是利用控制信号CTRL对R3和R7进行选择输出的信号。
前面描述了一个读出控制子单元的结构，本实施方式的其他读出控制子单元或写入控制子单元与之相同或类似，如图4、5。
参见图5。本实施方式的数据写入编码控制单元由4个写入控制子单元构成，每一个写入控制子单元由5个开关和一个选择器组成，选择器的控制端接CTRL信号，其中，第一写入控制子单元和第二写入控制子单元的输入端接点C，第三写入控制子单元和第四写入控制子单元的输出端接点D，点C和点D通过一个开关连接，此开关由CTRL取反作为控制信号；点C接第一输入端，点D通过一个受CTRL信号控制的开关接第二输入端，第一输入端和点D通过一个受CTRL取反信号控制的开关连接。当CTRL＝0的时候完成4输入写入功能，当CTRL＝1的时候完成两个独立的2输入写入功能。
A0信号是利用控制信号CTRL对R0和R4进行选择输出的信号，
A1信号是利用控制信号CTRL对R1和R5进行选择输出的信号，
A2信号是利用控制信号CTRL对R2和R6进行选择输出的信号，
A3信号是利用控制信号CTRL对R3和R7进行选择输出的信号。
本实施方式的存储单元为16个6管SRAM存储子单元构成的LUT单元存储阵列，每个6管SRAM存储子单元由两个交叉耦合的反相器和两个访问MOS管构成。如图6。
Claims (5)
1、一种LUT结构，其特征在于，包括下述单元：
地址预编码单元，具有两个2输入接口，通过两个4输出接口与数据读出编码控制单元连接，还通过两个4输出接口与编码地址锁存单元连接；
编码地址锁存单元，通过两个4输出接口与数据写入编码控制单元连接；
具有数据输出接口的数据读出编码控制单元，通过数据线与存储单元连接；
存储单元，用于读写及存储数据；
具有数据输入接口的数据写入编码控制单元，通过数据线与存储单元连接。
2、如权利要求1所述的LUT结构，其特征在于，所述数据读出编码控制单元由4个读出控制子单元构成，每一个读出控制子单元由5个开关和一个选择器组成，选择器的控制端接CTRL信号，其中，第一读出控制子单元和第二读出控制子单元的输出端接点A，第三读出控制子单元和第四读出控制子单元的输出端接点B，点A和点B通过一个开关连接，此开关由CTRL取反作为控制信号；点A接第一输出端，点B通过一个受CTRL信号控制的开关接第二输出端。
3、如权利要求1所述的LUT结构，其特征在于，所述数据写入编码控制单元由4个写入控制子单元构成，每一个写入控制子单元由5个开关和一个选择器组成，选择器的控制端接CTRL信号，其中，第一写入控制子单元和第二写入控制子单元的输入端接点C，第三写入控制子单元和第四写入控制子单元的输出端接点D，点C和点D通过一个开关连接，此开关由CTRL取反作为控制信号；点C接第一输入端，点D通过一个受CTRL信号控制的开关接第二输入端，第一输入端和点D通过一个受CTRL取反信号控制的开关连接。
4、如权利要求1所述的LUT结构，其特征在于，所述存储单元为16个6管SRAM存储子单元构成的LUT单元存储阵列，每个6管SRAM存储子单元由两个交叉耦合的反相器和两个访问MOS管构成。
5、具有如权利要求1所述的LUT结构的FPGA。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2009100583273A CN101488747A (zh) | 2009-02-13 | 2009-02-13 | 一种lut结构和fpga |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CNA2009100583273A CN101488747A (zh) | 2009-02-13 | 2009-02-13 | 一种lut结构和fpga |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101488747A true CN101488747A (zh) | 2009-07-22 |
Family
ID=40891456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2009100583273A Pending CN101488747A (zh) | 2009-02-13 | 2009-02-13 | 一种lut结构和fpga |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101488747A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104145427A (zh) * | 2012-03-05 | 2014-11-12 | 索泰克公司 | 查找表 |
| CN110007908A (zh) * | 2019-03-07 | 2019-07-12 | 中科亿海微电子科技（苏州）有限公司 | 具有双进位链结构的双输出查找表及可编程逻辑单元 |
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2009
- 2009-02-13 CN CNA2009100583273A patent/CN101488747A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104145427A (zh) * | 2012-03-05 | 2014-11-12 | 索泰克公司 | 查找表 |
| CN104145427B (zh) * | 2012-03-05 | 2018-06-12 | 索泰克公司 | 查找表 |
| CN110007908A (zh) * | 2019-03-07 | 2019-07-12 | 中科亿海微电子科技（苏州）有限公司 | 具有双进位链结构的双输出查找表及可编程逻辑单元 |
| CN110007908B (zh) * | 2019-03-07 | 2022-06-24 | 中科亿海微电子科技（苏州）有限公司 | 具有双进位链结构的双输出查找表及可编程逻辑单元 |
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