CN203054813U

CN203054813U - 刀片存储装置

Info

Publication number: CN203054813U
Application number: CN 201220736223
Authority: CN
Inventors: 雷磊; 陶青长; 宋兵兵
Original assignee: BEIJING HUAQING RUIDA TECHNOLOGY Co Ltd
Current assignee: BEIJING HUAQING RUIDA TECHNOLOGY Co Ltd
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2013-07-10
Anticipated expiration: 2022-12-27

Abstract

本实用新型提供了一种刀片存储装置，本实用新型涉及数据存储领域，本实用新型所述的刀片存储装置包括：在高速串行总线板卡的总线上配置FPGA处理器及存储阵列池，所述FPGA处理器包括：高速串行接口处理单元及NAND控制器，所述高速串行接口处理单元与高速串行总线板卡的总线连接，所述NAND控制器与所述存储阵列池连接。本实用新型的刀片存储装置解决了可靠性低、访问速度慢、对工作环境要求高的问题。从而本实用新型的刀片存储器具有可靠性高、访问速度快、对工作环境要求低的特点，更能够方便快捷地使用多块刀片存储装置组成大容量的刀片存储系统。

Description

刀片存储装置

技术领域

本实用新型涉及数据存储领域，应用于实时大流量存储环境下，特别涉及一种刀片存储装置。

背景技术

目前，市售的刀片存储装置的联结方式主要采用并行技术，其数据存储技术主要采用磁记录技术。按照联结方式的不同，嵌入式系统内部互联技术主要分为并行技术和串行技术。并行技术多年以来一直是数据传输的重要手段，但是其进一步发展却遇到了障碍。首先，由于并行传送方式的前提是用同一时序传播信号，用同一时序接收信号，而过分提升时钟频率将难以让数据传送的时序与时钟合拍，布线长度稍有差异，数据就会以与时钟不同的时序送达，造成数据传输错误。另外，提升时钟频率还容易引起信号线间的相互干扰，也会导致数据传输错误。因此，并行方式难以实现高速化。而从制造成本的角度来说，增加位宽会导致板卡上的布线数目增加，成本随之攀升。采用磁记录技术的主要缺点主要在于对工作环境要求高，不适于在极端条件下作业。

由此可知，现有技术中的问题在于：现有刀片存储装置的联结方式主要采用并行技术，其数据存储技术主要采用磁记录技术，因此，现有刀片存储装置具有可靠性低、访问速度慢、对工作环境要求高，不适于在极端条件下作业等缺点，不能满足实际应用的需要。

实用新型内容

针对现有技术中的缺陷，本实用新型的刀片存储装置解决了现有存储器访问速度慢并且对工作环境要求高的问题。

为了解决以上技术问题，本实用新型提供了一种刀片存储装置，该刀片存储装置包括：在高速串行总线板卡的总线上配置FPGA处理器及存储阵列池，所述FPGA处理器包括：高速串行接口处理单元及NAND控制器，所述高速串行接口处理单元与高速串行总线板卡的总线连接，所述NAND控制器与所述存储阵列池连接。

与现有技术相比，本实用新型的上述实施方式具有以下优点：通过高速串行总线主板配置高性能FPGA处理器及存储阵列池，从而利用高速串行总线的优点，提高存储器运算性能，并最大限度地减少芯片管脚数，简化电路板布线，同时由于NAND FLASH芯片为存储介质的半导体存储技术具有：可靠性更强、环境适应性强、可随机存储数据、数据回放速度高、安装与维护更加方便等特点，更能够方便快捷地使用多块刀片存储装置组成大容量的刀片存储系统。

附图说明

下面结合附图对本实用新型的一些实施例进行说明。

图1为本实用新型刀片存储装置的组成示意图；

图2为本实用新型刀片存储装置中FPGA的组成示意图；

图3为本实用新型的FPGA中的磨损均衡模块的组成示意图；

图4为本实用新型的FPGA中的NAND控制模块组成示意图；

图5为本实用新型的高速串行接口处理单元的逻辑框图；

图6为本实用新型刀片存储装置的另一种组成示意图。

具体实施方式

下面将结合附图，对本实用新型实施例进行描述。

本实用新型提供了一种基于Serial RapidIO互联技术的刀片存储器控制方案。该方案采用Serial RapidIO互联技术作为刀片系统的联结协议，结构上使用VPX3U板型，以NAND FLASH作为存储介质，采用FPGA作为刀片存储器控制的核心，由此构成一个结构简洁、功能完备刀片存储器。该存储器具有热插拔、成本低、可靠性高、访问速度快的特点，更能够方便快捷地使用多块刀片存储器组成大容量的刀片存储系统。

图1为本实用新型刀片存储装置的组成示意图。

如图1所示，本实用新型的刀片存储器包括：在高速串行总线板卡101的总线上配置FPGA处理器102及存储阵列池103，所述FPGA处理器102包括：高速串行接口处理单元1021及NAND控制器1022，所述高速串行接口处理单元1021与高速串行总线板卡101的总线连接，所述NAND控制器1022与所述存储阵列池103连接。上述FPGA处理器102为配置双ARM处理器的AXI总线。所述存储阵列池103为64片NAND存储阵列池。上述高速串行总线板卡101可采用VPX 3U结构型板卡，该板卡以Serial RapidIO技术作为系统互联协议，Serial RapidIO互联技术，支持Serial RapidIO2.2规范，可达到6.25Gbps的传输速率；使用FPGA作为刀片存储器的控制核心；可使用Xilinx的Virtex6系列FPGA作为刀片控制核心。该FPGA具有高速GTX收发器以及丰富的可编程资源，可以在一颗芯片内实现NAND FLASH控制器和Serial RapidIO Endpoint。从而，Serial RapidIO作为刀片系统互联的技术手段，从而能够实现高可靠性、高性能、基于包交换的的刀片存储系统。本方案兼容RapidIO 1.x标准和RapidIO 2.x标准，支持1.25GHz到6.25GHz等多种信号传输速率，可满足多种速度要求。刀片存储器采用3UVPX的结构设计，一个VPX连接器支持32对差分对，每对差分对理论上可以提供10Gbps的数据交换能力，因而一个3U VPX接口理论上最高可以提供8GByte/s的数据交换能力，充分满足了刀片存储对接口带宽的要求。存储介质采用大容量NAND FLASH，单个刀片存储器支持多达64片NANDFLASH，使得单个刀片存储器最大容量达到4TB。需要说明的是本实用新型中FPGA的各单元模块，为硬件语言单元模块，是通过硬件语言编写后，烧至于FPGA中所实现的硬件单元模块。

如图2、3所示，上述FPGA处理器102中包括：在配置双ARM处理器1021的AXI总线平台上配置、磨损均衡模块301、BCH编解码模块1022及接口模块1023，其中，磨损均衡模块301，所述磨损均衡模块301包括：映射表生成单元3011及目标阵列地址获取单元3012；所述映射表生成单元3011，根据所述NAND存储阵列池103的物理存储区域地址及均衡算法获取逻辑存储区域地址；根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；目标阵列地址获取单元3012，根据所述NAND存储阵列池103的内部地址及所述映射表生成单元3011获取的存储区域映射表映射获取目标阵列地址。为保证上述映射表的有效性，所述映射表生成单元3011中还包括：坏块筛选单元30111，所述坏块筛选单元30111，根据所述NAND存储阵列池103的坏块表筛选所述NAND存储阵列池103的物理存储区域获取有效物理存储区。

如图4所示，上述NAND控制器1022包括：输入数据缓存201、输出数据缓存202、控制转换器203及NAND接口控制器204，寄存器组205、所述NAND接口控制器204包括：SRAM接口单元2041及NAND接口单元2042，用于将SRAM接口单元2041数据转换为NAND接口单元2042数据；所述寄存器组205与所述AXI总线的从端口及所述控制转换器连接，用于寄存目标阵列地址；所述AXI总线的从端口与所述输入数据缓存201的输入端连接，所述AXI总线的主端口与所述输出数据缓存202的输出端连接，所述输入数据缓存201及所述输出数据缓存202与所述控制转换器203的输入端连接，所述控制转换器203的输出与所述NAND接口控制器204的SRAM接口单元2041连接，所述NAND接口控制器204的NAND接口单元2042与所述NAND存储阵列池的输入连接；当所述控制转换器203从所述输入数据缓存201收到所述预存外部数据及从所述寄存器205组收到所述目标阵列地址时，控制所述NAND控制器1022将输入数据缓存201中的预存外部数据移入所述SRAM接口单元2041后，将SRAM接口数据转换为NAND接口数据，并将转换后的NAND数据存入所述NAND存储阵列池103的目标阵列地址中。

如图5所示，如上述高速串行接口处理单元1021包括：依次连接的逻辑层单元401、缓冲层单元402、物理层单元403及串行收发器404，所述逻辑层单元401、缓冲层单元402及物理层单元403与配置逻辑单元405连接。

如图6所示，在上述高速串行总线板卡101还配置：DDR3 SDRAM存储芯片组104，所述FPGA处理器102还包括：DDR3 SDRAM控制单元1023，所述DDR3 SDRAM存储芯片组104与所述DDR3 SDRAM控制单元1023连接。同时，在上述高速串行总线板卡101还配置：电源模块105及时钟模块106，所述电源模块105包括：电源指示装置，所述电源指示装置串联于所述电源模块105的出入通路中；所述时钟模块106包括：FPGA处理器102时钟模块106及高速串行接口处理单元1021时钟模块106，所述FPGA处理器102时钟模块106输出与所述FPGA处理器102的时钟端连接，所述高速串行接口处理单元1021时钟模块106输出与所述高速串行接口处理单元1021的时钟端连接。同时，在上述高速串行总线板卡101还配置：NOR存储器107，所述NOR存储器107与所述FPGA处理器102的双ARM处理器连接。

在上述实施例中包括：NAND FLASH芯片、FPGA芯片、NOR FLASH芯片、DDR3 SDRAM存储芯片、电源芯片、时钟芯片等。本实施例为一块3U VPX标准的板卡，板卡上设计了4x的Serial RapidIO，传输速率为3.125Gbps，使得板卡最高能实现12.5Gbps的数据传输速率；板上载有64片MLC型的NAND FLASH，单片容量为256Gbit，使得整个板卡达到2TB的存储容量；一片512Mbit容量的NOR FLASH，用于保存FPGA运行的程序文件和代码文件；电源模块为板卡提供1.0V、1.2V、2.5V等电源；时钟模块提供两路时钟，一路200MHz时钟给FPGA，用于驱动FPGA内部控制模块，另一路125MHz用于驱动FPGA内部的Serial RapidIO Endpoint模块。

FPGA内部主要包括DDR3 SDRAM控制器、Serial RapidIO Endpoint模块和NAND控制器。其中，DDR3 SDRAM控制器由xilinx公司的MIG生成。SerialRapidIO Endpoint模块采用xilinx公司设计的Serial RapidIO Gen2 Endpointv1.5。

由此可知本实用新型具有如下优点：

首先，采用高速串行通信协议Serial RapidIO作为刀片存储器互联接口技术，使得刀片间可以达到极高的通信带宽，充分发挥刀片存储器的高速访问性能。并且Serial RapidIO技术成熟、成本低廉，易于构建大规模的刀片存储系统。

其次，采用VPX的结构设计。VPX采用MultiGig RT2高速连接器，连接紧密而坚固，在传输速率高达6.25Gbps时，串扰仍小于3%。另外，VPX还规定了散热和结构加固标准，使之能够适应各种恶劣环境。

再次，使用NAND FLASH作为存储介质。半导体存储介质相对于传统的磁介质存储技术，具有可靠性高、功耗低、噪声小、质量轻等优点。同时，采用单颗FPGA作为刀片控制核心构成SOC系统，结构简洁，成本低廉。

以上公开的仅为本实用新型的一个具体实施例，但是，本实用新型并非局限于此，任何本领域的技术人员能思之的变化都应落入本实用新型的保护范围。

Claims

1.刀片存储装置，其特征在于，在高速串行总线板卡的总线上配置FPGA处理器及存储阵列池，所述FPGA处理器包括：高速串行接口处理单元及NAND控制器，所述高速串行接口处理单元与高速串行总线板卡的总线连接，所述NAND控制器与所述存储阵列池连接。

2.如权利要求1所述的存储装置，其特征在于，所述FPGA处理器为配置双ARM处理器的AXI总线。

3.如权利要求2所述的存储装置，其特征在于，所述存储阵列池为64片NAND存储阵列池。

4.如权利要求3所述的存储装置，其特征在于，所述NAND控制器包括：寄存器组、输入数据缓存、输出数据缓存、控制转换器及NAND接口控制器，所述NAND接口控制器包括：SRAM接口单元及NAND接口单元，所述寄存器组与所述AXI总线的从端口及所述控制转换器连接，用于寄存目标阵列地址，用于将SRAM接口单元数据转换为NAND接口单元数据；所述AXI总线的从端口与所述输入数据缓存的输入端连接，所述AXI总线的主端口与所述输出数据缓存的输出端连接，所述输入数据缓存及所述输出数据缓存与所述控制转换器的输入端连接，所述控制转换器的输出与所述NAND接口控制器的SRAM接口单元连接，所述NAND接口控制器的NAND接口单元与所述NAND存储阵列的输入连接；当所述控制转换器从所述输入数据缓存收到预存外部数据及从所述寄存器组收到所述目标阵列地址时，控制所述NAND控制模块将输入数据缓存中的预存外部数据移入所述SRAM接口单元后，将SRAM接口数据转换为NAND接口数据，并将转换后的NAND数据存入所述NAND存储阵列的目标阵列地址中。

5.如权利要求2所述的存储装置，其特征在于，所述FPGA处理器中还包括：磨损均衡模块，所述磨损均衡模块包括：映射表生成单元及目标阵列地址获取单元；

所述映射表生成单元，根据所述NAND存储阵列池的物理存储区域地址及均衡算法获取逻辑存储区域地址；根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；

目标阵列地址获取单元，根据所述NAND存储阵列池的内部地址及所述映射表生成单元获取的存储区域映射表映射获取目标阵列地址。

6.如权利要求5所述的存储装置，其特征在于，所述映射表生成单元中还包括：坏块筛选单元，所述坏块筛选单元，根据所述NAND存储阵列池的坏块表筛选所述NAND存储阵列池的物理存储区域获取有效物理存储区。

7.如权利要求1所述的存储装置，其特征在于，所述高速串行接口处理单元包括：依次连接的逻辑层单元、缓冲层单元、物理层单元及串行收发器，所述逻辑层单元、缓冲层单元及物理层单元与配置逻辑单元连接。

8.如权利要求1所述的存储装置，其特征在于，所述高速串行总线板卡还配置：DDR3SDRAM存储芯片组，所述FPGA处理器还包括：DDR3SDRAM控制单元，所述DDR3SDRAM存储芯片组与所述DDR3SDRAM控制单元连接。

9.如权利要求1所述的存储装置，其特征在于，所述高速串行总线板卡还配置：电源模块及时钟模块，所述电源模块包括：电源指示装置，所述电源指示装置串联于所述电源模块的出入通路中；所述时钟模块包括：FPGA处理器时钟模块及高速串行接口处理单元时钟模块，所述FPGA处理器时钟模块输出与所述FPGA处理器的时钟端连接，所述高速串行接口处理单元时钟模块输出与所述高速串行接口处理单元的时钟端连接。

10.如权利要求1所述的存储装置，其特征在于，所述高速串行总线板卡还配置：NOR FPGA存储器，所述NOR FPGA存储器与所述FPGA处理器的双ARM处理器连接。