CN103902481A - 一种基于axi总线的存储器控制装置及方法 - Google Patents
一种基于axi总线的存储器控制装置及方法 Download PDFInfo
- Publication number
- CN103902481A CN103902481A CN201210581608.9A CN201210581608A CN103902481A CN 103902481 A CN103902481 A CN 103902481A CN 201210581608 A CN201210581608 A CN 201210581608A CN 103902481 A CN103902481 A CN 103902481A
- Authority
- CN
- China
- Prior art keywords
- nand
- storage
- data
- module
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Memory System (AREA)
Abstract
本发明公开了一种基于AXI总线的存储控制装置及方法，包括：在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接。通过以上方案本发明解决了NAND FLASH存储器端口不易更改及扩展的问题，同时可满足使用时所需要的快速存储速度的问题。使得系统可以支持不同数量和不同类型的NAND芯片，提高了系统的适应性和灵活性。
Description
技术领域
本发明涉及NAND FLASH数据存储领域，应用于数据高速存储环境下，特别涉及一种基于AXI总线的存储器控制装置及方法。
背景技术
目前市场上主流的存储设备分为两种，一种是传统的基于机械硬盘的存储设备，一种是新兴的基于NAND FLASH的存储设备。传统的机械硬盘存储设备具有性价比高、技术成熟等优点，但也有可靠性差、功耗大、噪声大、重量大等缺点。新兴的基于NAND FLASH的存储设备是一种可在线进行电擦写的非易失半导体存储器，相对于传统的机械硬盘存储设备，它具有擦写速度快、可靠性高、功耗低、噪声小、质量轻等优点，缺点是价格高、控制复杂等。随着技术的进步，基于NAND FLASH的存储设备取代基于机械硬盘的存储设备已经成为确定无疑的趋势。现有的基于NANDFLASH的存储设备控制器大都采用专门的ASIC控制芯片，该类芯片具有特定的接口规范和拓扑结构，只能用于特定的场合，不能根据用户需求改变配置，极大的限制了设计的灵活性。针对上述缺陷，在现有技术中，也有部分设计方案采用MicroBlaze软核作为NAND FLASH的存储设备控制器的控制核心，该方案具有可编程性，能够根据用户的实际需求快速定制出产品，但是MicroBlaze软核速度慢，但极大的限制了系统的性能，从而不能满足数据需要快速存储的需要。
由此可知，在实现本发明的过程中，发明人发现现有技术中存在以下缺点：现有的NAND FLASH存储及存储控制设置，由于内部总线的局限性，因此，对外的端口的扩展能力有限，不能根据实际需要进行端口的配置，同时若采用MicroBlaze软核，由于本身配置处理器的处理能力有限，从而无法实现快速存储的需要。
发明内容
针对现有技术中的缺陷，本发明提供了一种基于AXI总线的存储器控制装置及方法，解决了NAND FLASH存储器的端口不易更改及扩展的问题，同时可满足使用时所需要的快速存储速度的问题。
由此，本发明提供了一种基于AXI总线的存储器控制装置，包括：
包括：在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接；
接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将目标阵列地址输入到所述NAND控制模块中；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
同时，本发明还提供一种基于AXI总线的存储控制方法，包括以下步骤：
接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将编码后数据输入到所述NAND控制模块中；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
与现有技术相比，根据本发明的存储器控制装置具有以下优点：采用可编程的NAND控制器，使得系统可以支持不同数量和不同类型的NAND芯片，提高了系统的适应性和灵活性。通过使用BCH编解码器，大大降低系统误码率，提高了系统的可靠性。采用PCIE与外部设备互联，实现数据的高速传输。
附图说明
图1为本发明一种基于AXI总线的存储控制装置的组成示意图；
图2为本发明一种基于AXI总线的存储控制装置的另一种组成示意图；
图3为本发明磨损均衡模块组成示意图；
图3a为本发明磨损均衡模块某一时刻示意图；
图4为本发明NAND控制模块组成示意图；
图5为本发明一种基于AXI总线的存储控制方法步骤图；
图6为本发明获取目标阵列地址的步骤示意图。
具体实施方式
下面结合附图对本发明作进一步详细的说明。
如图1所示，为一种基于AXI总线的存储控制装置的组成示意图，包括：在配置双ARM处理器101的AXI总线平台上配置NAND控制模块102、磨损均衡模块103、BCH编解码模块104及接口模块105，所述接口模块105包括：PCIE接口，NAND控制模块102与NAND存储阵列106连接；接口模块105接收外部存储数据104，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块104中；BCH编解码模块104对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块102中；磨损均衡模块103根据所述NAND存储阵列106的内部地址映射获取目标阵列地址；当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块102中时，所述NAND控制模块102将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
作为本实施例中的优选方案，为加快内部存储速度，如图2所示，在配置双ARM处理器101的AXI总线平台上还配置：高速缓存201及DMA控制器202，所述DMA控制器将所述接口模块接收的外部存储数据通过AXI总线缓存到所述高速缓存中。
作为本实施例中的优选方案，NAND FLASH中每个块的寿命是有限的，不能无限次擦写，所以在NAND的应用中必须设计磨损均衡机制，保证NAND中各个块均衡使用，避免某些块过分损耗提前达到使用寿命，从而影响整个存储器的使用。磨损均衡通过动态改变逻辑地址到物理地址的映射关系来实现。该映射关系由一个映射表来表现。某个时刻的映射表如图3a所示。用户只需要管理一个连续的逻辑地址，而不必考虑每个逻辑地址与NAND上实际的物理地址的对应关系。该对应关系由智能磨损均衡器来管理。如图3所示，在配置双ARM处理器的AXI总线平台上还配置：磨损均衡模块，所述磨损均衡模块包括：映射表生成单元及目标阵列地址获取单元；所述磨损均衡模块103包括：映射表生成单元1031及目标阵列地址获取单元1032；所述映射表生成单元1031，根据所述NAND存储阵列106的物理存储区域地址及均衡算法获取逻辑存储区域地址；根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；目标阵列地址获取单元1032，根据所述NAND存储阵列106的内部地址及所述映射表生成单元获取的存储区域映射表映射获取目标阵列地址。为在映射地址的过程中所映射的物理地址都为有效物理地址，因此，在所述映射表生成单元1031中还包括：坏块筛选单元10311，所述坏块筛选单元1031，根据所述NAND存储阵列106的坏块表筛选所述NAND存储阵列106的物理存储区域获取有效物理存储区。从而在对物理地址映射前，对物理存储地址中的坏块区域给予排除，由此，保证数据访问的有效性。
如图4所示，所述NAND控制模块102包括：输入数据缓存403、输出数据缓存404、控制转换器405及NAND接口控制器406，所述NAND接口控制器406包括：SRAM接口单元4061及NAND接口单元4062，用于将SRAM接口单元4061数据转换为NAND接口单元4062数据；所述AXI总线的从端口与所述输入数据缓存403的输入端连接，所述AXI总线的主端口与所述输出数据缓存404的输出端连接，所述输入数据缓存403及所述输出数据缓存404与所述控制转换器405的输入端连接，所述控制转换器405的输出与所述NAND接口控制器406的SRAM接口单元4061连接，所述NAND接口控制器406的NAND接口单元4062与所述NAND存储阵列106的输入连接；当所述控制转换器405从所述输入数据缓存403收到所述预存外部数据及从所述寄存器组407收到所述目标阵列地址时，控制所述NAND控制模块102将输入数据缓存403中的预存外部数据移入所述SRAM接口单元4061后，将SRAM接口数据转换为NAND接口数据，并将转换后的NAND数据存入所述NAND存储阵列106的目标阵列地址中。上述装置还包括：寄存器组407，所述寄存器组407与所述AXI总线的从端口及所述控制转换器405连接，用于寄存所述输入数据缓存403的目标阵列地址，在上述结构中AXI总线带有主端口402（MASTER PORT）和从端口401（SLAVE PORT）。NAND控制器中，在从端口上联接了一个8KB大小的输入数据缓存（input Data buffer）和一个由16个寄存器构成的寄存器组（Regs）。在主端口上也连接了一个8KB大小的输出数据缓存（output Data buffer）。数据缓存和寄存器组都连接到控制转换器上。NAND接口控制器将复杂的NAND接口转化为简单的SRAM接口，以利于AXI总线对NAND芯片阵列的访问和控制。SRAM接口与控制转换器连接。来自AXI总线的数据通过从端口进入到输入数据缓存；来自AXI总线的指令通过从端口进入到寄存器组中。控制转换器通过读取寄存器组，得到来自AXI总线的指令并执行。
通过上述结构，数据写入指令的执行流程如下：
1、外部模块通过AXI总线从端口将数据写入到输入数据缓存中；
2、外部模块通过AXI总线从端口将NAND芯片阵列的目标地址写入到寄存器组中的ADDR_NAND_REG中；
3、外部模块通过AXI总线从端口将寄存器组中的INPUT_DATA_RDY_REG置位；
4、控制转换器监测到INPUT_DATA_RDY_REG置位后，将数据从输入数据缓存搬移NAND接口控制器的SRAM接口端，然后触发NAND接口控制器的写入操作。
数据的读取指令的执行流程如下：
1、外部模块通过AXI总线从端口将NAND芯片阵列的目标地址写入到寄存器组中的ADDR_NAND_REG中；
2、外部模块通过AXI总线从端口将自身的地址写入到寄存器组中的ADDR_EXTERN_REG中；
3、外部模块通过AXI总线从端口将寄存器组中的READ_DATA_REG置位；
4、控制转换器监测到READ_DATA_REG置位后，触发NAND接口控制器的读取操作，然后将数据从NAND接口控制器的SRAM接口端搬移到输出数据缓存。
5、控制转换器通过AXI总线的主端口发起DMA操作，AXI总线自动将输出数据缓存中的数据搬移到ADDR_EXTERN_REG指定的地址。
如图5所示，本发明还提供了一种基于AXI总线的存储控制方法，具体包括以下步骤：
步骤S501：接收外部存储数据；
在上述步骤中：接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；
步骤S502：进行BCH编码；
在上述步骤中：BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；
步骤S503：获取目标阵列地址；
在上述步骤中：磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将目标阵列地址输入到所述NAND控制模块中；
步骤S504：存入。
在上述步骤中：当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
如图6所示，作为本实施例中的优选方案，上述步骤S503中还包括：
步骤S5031：获取逻辑存储区域地址；
根据所述NAND存储阵列106的物理存储区域地址及均衡算法获取逻辑存储区域地址；
步骤S5032：建立当前存储区域映射表；
根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；
步骤S5033：获取目标阵列地址。
根据所述NAND存储阵列106的内部地址及所述映射表生成单元获取的存储区域映射表映射获取目标阵列地址。
如图6所示，作为本实施例中的优选方案，上述步骤S5032中还包括：
S50321：坏块筛选。
根据所述NAND存储阵列106的坏块表筛选所述NAND存储阵列106的物理存储区域获取有效物理存储区。
Claims (9)
1.一种基于AXI总线的存储控制装置，其特征在于，包括：在配置双ARM处理器的AXI总线平台上配置NAND控制模块、磨损均衡模块、BCH编解码模块及接口模块，所述NAND控制模块与NAND存储阵列连接；
接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；
磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将目标阵列地址输入到所述NAND控制模块中；
当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
2.如权利要求1所述的存储器控制装置，其特征在于，在配置双ARM处理器的AXI总线平台上还配置：高速缓存及DMA控制器，所述DMA控制器将所述接口模块接收的外部存储数据通过AXI总线缓存到所述高速缓存中。
3.如权利要求1或2所述的存储器控制装置，其特征在于，在配置双ARM处理器的AXI总线平台上还配置：磨损均衡模块，所述磨损均衡模块包括：映射表生成单元及目标阵列地址获取单元；
所述映射表生成单元，根据所述NAND存储阵列的物理存储区域地址及均衡算法获取逻辑存储区域地址；根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；
目标阵列地址获取单元，根据所述NAND存储阵列的内部地址及所述映射表生成单元获取的存储区域映射表映射获取目标阵列地址。
4.如权利要求3所述的存储器控制装置，其特征在于，所述映射表生成单元中还包括：坏块筛选单元，所述坏块筛选单元，根据所述NAND存储阵列的坏块表筛选所述NAND存储阵列的物理存储区域获取有效物理存储区。
5.如权利要求1或2所述的存储器控制装置，其特征在于，所述NAND控制模块包括：寄存器组、输入数据缓存、输出数据缓存、控制转换器及NAND接口控制器，所述NAND接口控制器包括：SRAM接口单元及NAND接口单元，所述寄存器组与所述AXI总线的从端口及所述控制转换器连接，用于寄存目标阵列地址，用于将SRAM接口单元数据转换为NAND接口单元数据；所述AXI总线的从端口与所述输入数据缓存的输入端连接，所述AXI总线的主端口与所述输出数据缓存的输出端连接，所述输入数据缓存及所述输出数据缓存与所述控制转换器的输入端连接，所述控制转换器的输出与所述NAND接口控制器的SRAM接口单元连接，所述NAND接口控制器的NAND接口单元与所述NAND存储阵列的输入连接；当所述控制转换器从所述输入数据缓存收到所述预存外部数据及从所述寄存器组收到所述目标阵列地址时，控制所述NAND控制模块将输入数据缓存中的预存外部数据移入所述SRAM接口单元后，将SRAM接口数据转换为NAND接口数据，并将转换后的NAND数据存入所述NAND存储阵列的目标阵列地址中。
6.如权利要求1所述的存储器控制装置，其特征在于，所述接口模块包括：PCIE接口。
7.一种基于AXI总线的存储控制方法，其特征在于，包括以下步骤：
接口模块接收外部存储数据，并将接收的外部存储数据通过AXI总线传送到BCH编解码模块中；
BCH编解码模块对所述外部存储数据进行BCH编码获取预存外部数据，并将预存外部数据输入到所述NAND控制模块中；
磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址，并将目标阵列地址输入到所述NAND控制模块中；
当所述预存外部数据与所述目标阵列地址均输入到所述NAND控制模块中时，所述NAND控制模块将预存外部数据从SRAM接口数据转换为NAND接口数据后存入所述目标阵列地址中。
8.如权利要求7所述的存储器控制方法，其特征在于，所述磨损均衡模块根据所述NAND存储阵列的内部地址映射获取目标阵列地址步骤还包括：
根据所述NAND存储阵列的物理存储区域地址及均衡算法获取逻辑存储区域地址；
根据所述物理存储区域地址及所述逻辑存储区域地址建立当前存储区域映射表；
根据所述NAND存储阵列的内部地址及所述映射表生成单元获取的存储区域映射表映射获取目标阵列地址。
9.如权利要求8所述的存储器控制方法，其特征在于，所述根据所述NAND存储阵列的物理存储区域地址及均衡算法获取逻辑存储区域地址步骤包括；
根据所述NAND存储阵列的坏块表筛选所述NAND存储阵列的物理存储区域获取有效物理存储区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210581608.9A CN103902481A (zh) | 2012-12-27 | 2012-12-27 | 一种基于axi总线的存储器控制装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210581608.9A CN103902481A (zh) | 2012-12-27 | 2012-12-27 | 一种基于axi总线的存储器控制装置及方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103902481A true CN103902481A (zh) | 2014-07-02 |
Family
ID=50993814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210581608.9A Pending CN103902481A (zh) | 2012-12-27 | 2012-12-27 | 一种基于axi总线的存储器控制装置及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103902481A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105893312A (zh) * | 2016-03-29 | 2016-08-24 | 哈尔滨工业大学 | 一种基于相关系数阈值的串行协议触发ip核及触发数据捕获方法 |
| CN107783927A (zh) * | 2016-08-30 | 2018-03-09 | 安凯(广州)微电子技术有限公司 | 用于连接axi接口和dma接口的电路转换系统及方法 |
| CN109558367A (zh) * | 2019-01-10 | 2019-04-02 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 多总线处理器mhal路由方法 |
| CN109726149A (zh) * | 2018-12-11 | 2019-05-07 | 中国航空工业集团公司西安航空计算技术研究所 | 一种axi总线访问nand flash的方法及装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101162449A (zh) * | 2007-10-08 | 2008-04-16 | 福州瑞芯微电子有限公司 | Nand flash控制器及其与nand flash芯片的数据交互方法 |
| CN101324867A (zh) * | 2007-06-16 | 2008-12-17 | 深圳市硅格半导体有限公司 | 基于半导体存储介质的数据管理装置及管理方法 |
| CN202003346U (zh) * | 2010-12-22 | 2011-10-05 | 上海宇芯科技有限公司 | 一种多通道的nand flash控制器 |
| US20110307758A1 (en) * | 2010-06-15 | 2011-12-15 | Fusion-Io, Inc. | Apparatus, system, and method for providing error correction |
| CN102591823A (zh) * | 2011-01-17 | 2012-07-18 | 上海华虹集成电路有限责任公司 | 一种具有指令队列功能的Nandflash控制器 |
-
2012
- 2012-12-27 CN CN201210581608.9A patent/CN103902481A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101324867A (zh) * | 2007-06-16 | 2008-12-17 | 深圳市硅格半导体有限公司 | 基于半导体存储介质的数据管理装置及管理方法 |
| CN101162449A (zh) * | 2007-10-08 | 2008-04-16 | 福州瑞芯微电子有限公司 | Nand flash控制器及其与nand flash芯片的数据交互方法 |
| US20110307758A1 (en) * | 2010-06-15 | 2011-12-15 | Fusion-Io, Inc. | Apparatus, system, and method for providing error correction |
| CN202003346U (zh) * | 2010-12-22 | 2011-10-05 | 上海宇芯科技有限公司 | 一种多通道的nand flash控制器 |
| CN102591823A (zh) * | 2011-01-17 | 2012-07-18 | 上海华虹集成电路有限责任公司 | 一种具有指令队列功能的Nandflash控制器 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105893312A (zh) * | 2016-03-29 | 2016-08-24 | 哈尔滨工业大学 | 一种基于相关系数阈值的串行协议触发ip核及触发数据捕获方法 |
| CN105893312B (zh) * | 2016-03-29 | 2018-09-07 | 哈尔滨工业大学 | 一种基于相关系数阈值的串行协议触发ip核及触发数据捕获方法 |
| CN107783927A (zh) * | 2016-08-30 | 2018-03-09 | 安凯(广州)微电子技术有限公司 | 用于连接axi接口和dma接口的电路转换系统及方法 |
| CN107783927B (zh) * | 2016-08-30 | 2020-11-20 | 安凯(广州)微电子技术有限公司 | 用于连接axi接口和dma接口的电路转换系统及方法 |
| CN109726149A (zh) * | 2018-12-11 | 2019-05-07 | 中国航空工业集团公司西安航空计算技术研究所 | 一种axi总线访问nand flash的方法及装置 |
| CN109726149B (zh) * | 2018-12-11 | 2022-05-27 | 中国航空工业集团公司西安航空计算技术研究所 | 一种axi总线访问nand flash的方法及装置 |
| CN109558367A (zh) * | 2019-01-10 | 2019-04-02 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 多总线处理器mhal路由方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108351813B (zh) | 用于在非易失性存储器快速（NVMe）控制器的不同网络地址上使能个别的NVMe输入/输出（IO）队列的方法和装置 | |
| US11281562B2 (en) | Method and system for cache agent trace and capture | |
| JP5759623B2 (ja) | メモリシステムコントローラを含む装置および関連する方法 | |
| JP6171210B2 (ja) | 複数ｏｒチェーンバスの拡張データバス反転符号化 | |
| CN102012791B (zh) | 基于Flash的数据存储PCIE板卡 | |
| CN103336745B (zh) | 一种基于ssd缓存的fc hba及其设计方法 | |
| US9411728B2 (en) | Methods and apparatus for efficient communication between caches in hierarchical caching design | |
| CN105760311B (zh) | trim命令响应方法和系统及操作系统 | |
| US20220004488A1 (en) | Software drive dynamic memory allocation and address mapping for disaggregated memory pool | |
| US10754785B2 (en) | Checkpointing for DRAM-less SSD | |
| US20190384710A1 (en) | System and method for managing transactions | |
| CN103902481A (zh) | 一种基于axi总线的存储器控制装置及方法 | |
| CN115374046B (zh) | 一种多处理器数据交互方法、装置、设备及存储介质 | |
| CN104239252A (zh) | 数据存储系统的数据传输方法、装置及系统 | |
| US8359433B2 (en) | Method and system of handling non-aligned memory accesses | |
| US20220222194A1 (en) | On-package accelerator complex (ac) for integrating accelerator and ios for scalable ran and edge cloud solution | |
| KR101845465B1 (ko) | 듀얼 전압 데이터 전송을 이용한 메시 성능 향상 | |
| CN102591823A (zh) | 一种具有指令队列功能的Nandflash控制器 | |
| CN104461941B (zh) | 一种内存系统架构及管理方法 | |
| CN102654855A (zh) | 一种对Nandflash指令执行进行编程的Nandflash控制器 | |
| US20230229350A1 (en) | Early read operation for storage devices with independent planes and plane groups | |
| US20150058524A1 (en) | Bimodal functionality between coherent link and memory expansion | |
| US9588882B2 (en) | Non-volatile memory sector rotation | |
| CN116010331A (zh) | 到多个定时域的访问 | |
| WO2021139733A1 (zh) | 一种对内存进行分配的方法、设备及计算机可读存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140702 |