CN109947395B - 可编程逻辑单元结构及芯片 - Google Patents

Abstract

本申请涉及集成电路设计领域，公开了一种可编程逻辑单元结构及芯片。包括第一逻辑单元LE5和第二逻辑单元LE4。该LE4和该LE5混合构成可编程逻辑对的结构，再由多个该可编程逻辑对结构组合形成可编程逻辑块结构，其中相邻的可编程逻辑对中LE4的进位链相连，构成N位行波加法；相邻的可编程逻辑对中LE5的进位链相连，构成2N位行波加法。在实际应用中，针对普通逻辑可以使用LE4映射实现，针对相同输入情况下多输出的逻辑以及算术运算使用LE5映射实现，达到资源面积利用率和灵活性的平衡。

Description

可编程逻辑单元结构及芯片

技术领域

本申请涉及集成电路设计领域，特别涉及可编程逻辑单元结构设计技术。

背景技术

在大多数FPGA架构中使用相同结构的多个LE组合在一个可编程逻辑块中 大部分资如传统的商业FPGA内LE4由基于单纯的四输入查找表结构的逻辑函 数产生部件以及一位全加器和一个DFF构成。一个可编程逻辑块中包含N个 LE4，如N＝8。这种单一LE结构在实现加减法逻辑时所浪费的输入端口数目太 多导致浪费很多互连资源没有使用，单位芯片面积上能够实现的组合逻辑和 加法逻辑少，资源面积利用效率低。

发明内容

本申请的目的在于提供一种可编程逻辑单元结构及芯片，用尽可能简化 可编程逻辑单元结构的内部资源，提高资源面积利用率。

本申请公开了一种可编程逻辑单元结构，包括第一逻辑单元101；

该第一逻辑单元101包含具有相同输入的第一至第二四输入查找表，第 一至第二全加器，第一至第三数据选择器，与该具有相同输入的第一至第二 四输入查找表的四个输入端连接的第一至第四输入端118，分别与第一全加 器105的第一个输入端和第一数据选择器107的控制端连接的第五输入端 119，与第二全加器106的第一个输入端连接的第六输入端120，与第三数据 选择器109的输出端连接的第一输出端121，与第二数据选择器108的输出 端连接第二输出端122，与该第一全加器105的进位输出端连接的第一进位 输出端124，以及与该第二全加器106的进位输入端连接的第一进位输入端 123；其中，

第一四输入查找表103的输出端分别与该第一全加器105的第二个输入 端和该第一数据选择器107的第一个输入端连接，第二四输入查找表104的 输出端分别与该第二全加器106的第二个输入端、该第一数据选择器107的 第二个输入端和该第二数据选择器108的第一个输入端连接，该第一数据选 择器107的输出端与该第三数据选择器109的第一个输入端连接，该第三数 据选择器109的第二个输入端与该第一全加器105的输出端连接，该第一全 加器105的进位输入端与该第二全加器106的进位输出端连接，该第二全加 器106的输出端与该第二数据选择器108的第二个输入端连接。

在一个优选例中，该第一至第二四输入查找表、该第一数据选择器107、 该第五输入端119和该第一输出端121，构成了五输入查找表。

在一个优选例中，该第一逻辑单元101还包括第一锁存器111，输出端 与该第一锁存器111的输入端连接的第四数据选择器110，以及与该第一锁 存器111的输出端连接的第三输出端125；其中，该第四数据选择器110的 第一个输入端与该第一输出端121连接，该第四数据选择器110的第二个输 入端与该第六输入端120连接。

在一个优选例中，还包括第二锁存器117，该第二锁存器117与该第二 输出端122连接。

在一个优选例中，包括N个该第一逻辑单元101，该N为正整数，其中 每个第一逻辑单元101的第一进位输出端124和与其相邻的另一个第一逻辑 单元101的第一进位输入端123连接，构成2N位行波多位进位加法器。

在一个优选例中，该第二锁存器117是第二逻辑单元102的组成部分， 其中该第二逻辑单元102是与第一逻辑单元101相邻设计；

该第二输出端122与该第二锁存器117连接路径是满足最短延迟的固定 连线。

在一个优选例中，该第二逻辑单元102与该第一逻辑单元组成可编程逻 辑对；

该第二逻辑单元102还包括第三四输入查找表112，第三全加器114， 第五至第六数据选择器，第七数据选择器116，分别与该第三四输入查找表 112的四个输入端连接的第七至第十输入端127，分别与第五数据选择器113 的第一个输入端和该第七数据选择器116的第一个输入端连接的第十一输入 端128，分别与第六数据选择器115的输出端和该第七数据选择器116的第 二个输入端连接的第四输出端129，与该第二锁存器117的输出端连接的第 五输出端126，与该第三全加器114的进位输入端连接的第二进位输入端130， 以及与该第三全加器114的进位输出端连接的第二进位输出端131；其中，

该第三四输入查找表112的第一个输出端分别与该第三全加器114的第 一个输入端和该第六数据选择器115的第一个输入端连接，该第三四输入查 找表112的第二个输出端与该第五数据选择器113的第二个输入端连接，该 第五数据选择器113的输出端与该第三全加器114的第二个输入端连接，该 第三全加器114的输出端与该第六数据选择器115的第二个输入端连接，该 第七数据选择器116的输出端与该第二锁存器117的输入端连接。

在一个优选例中，包括N个该可编程逻辑对，该N为正整数；其中，每 个第一逻辑单元101的第一进位输出端124和与其相邻的一个第一逻辑单元 101的第一进位输入端123连接，构成2N位行波多为进位加法器；每个第二 逻辑单元102的第二进位输出端131和与其相邻的一个第二逻辑单元102的 第二进位输入端130连接，构成N位行波多位进位加法器。

在一个优选例中，该第二数据选择器108、该第三数据选择器109、该 第四数据选择器110、该第五数据选择器113、该第六数据选择器115和该第 七数据选择器116的控制端是静态配置端口，由用户配置使用。

本申请还公开了一种芯片包括前文描述的逻辑单元结构。

本申请实施方式中，通过设计五输入共享双查找表结构可以实现一个五 输入查找表(LUT5)或者两个相同输入的四输入查找表(DLUT4)，使公用逻 辑效率提高，映射效率提高；进一步地，再配合两个全加器可以针对译码、 编码、加法运算大大优化可编程逻辑器件的面积利用率。

进一步地，一种将第二逻辑单元LE4和第一逻辑单元LE5混合构成可编程 逻辑对的结构。其中，可编程逻辑对中LE4基于一个LUT4，有一个输出；LE5 基于两个LUT4，有两个输出，可以实现一个LUT5或者两个相同输入的LUT4； 可编程逻辑对中LE4可以实现一位加法，LE5可以实现两位加法；可编程逻辑 对中LE4和LE5的比例为1:1，形成对称结构；LE5有两个输出，其第一个输出 同时送到LE5中的DFF，第二个输出有一个专门的路径同时送到LE4的DFF输入。

进一步地，基于多个该可编程逻辑对结构组合形成可编程逻辑块。相邻 的该可编程逻辑对中LE4的进位链相连，构成N位行波加法；相邻的可编程逻 辑对中LE5的进位链相连，构成2N位行波加法。在译码、加密、算术运算电路 中存在大量的相同输入情况下多输出的逻辑，如4-16译码器；单一LE4结构的 可编程逻辑单元，其占用大量可编程逻辑块，如果使用本发明中的共享输入 双LUT4结构的LE5则需要的可编程逻辑块将大大减少。

在实际应用中，通过本申请实施方式，用户可以针对普通逻辑可以用LE4 映射实现，针对相同输入情况下多输出的逻辑以及算术运算使用LE5映射实 现，达到资源面积利用率和灵活性的平衡。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如 果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得 说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技 术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开 的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这 些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在 技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子 中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技 术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组 合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E 的方案应当视为已经被记载。

附图说明

图1是根据本申请第一实施方式的可编程逻辑单元结构电路图

图2A是一种在FPGA中实现加法的基本单元结构电路图

图2B是一种在FPGA中四个LUT4实现一个LUT6或多个LUT5结构电路 图

图3一种在FPGA中常见查找表和进位链结构电路图

图4是根据本申请第一实施方式的可编程逻辑对实现两位加法并输出被 寄存器锁存的结构电路图

图5是根据本申请第一实施方式的基于可编程逻辑对构成可编程逻辑块 的结构电路图

图6根据本申请第一实施方式的基于LE5实现两位加法逻辑的结构电路 图

其中，

101-第一逻辑单元 102-第二逻辑单元

103-第一四输入查找表 104-第二四输入查找表

105-第一全加器 106-第二全加器

107-第一数据选择器 108-第二数据选择器

109-第三数据选择器 110-第四数据选择器

111-第一锁存器 112-第三四输入查找表

113-第五数据选择器 114-第三全加器

115-第六数据选择器 116-第七数据选择器

117-第二锁存器 118-第一至第四输入端

119-第五输入端 120-第六输入端

121-第一输出端 122-第二输出端

123-第一进位输入端 124-第一进位输出端

125-第三输出端 126-第五输出端

127-第七至第十输入端 128-第十一输入端

129-第四输出端 130-第二进位输入端

131-第二进位输出端 301-输入选择器

401-基于LUT4的LE4 402-基于双LUT4的LE5

401a、402a-四输入查找表 401b、402b-一位全加器

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。 但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下 各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

部分概念的说明：

可编程逻辑单元：在可编程逻辑器件中，通常由可编程逻辑单元来实现 用户设计中的随机逻辑函数和时序逻辑。对于现场可编程逻辑阵列(FPGA)， 绝大多数可编程逻辑单元内部都是由一定数量的查找表和时序单元(边沿触 发型寄存器或电平型锁存器)所组成。可编程逻辑单元之间通过预先定制的 金属布线以及可控开关(可编程互连)连接在一起。

逻辑单元：Logic Element，简称：LE。一个逻辑单元主要由以下部件组 成：查询表，可编程寄存器，进位链，寄存器级连链等。

查找表：Look Up Table，简称：LUT。N输入查找表用来实现任意一个N 输入组合逻辑函数。查找表内利用2^N的存贮阵列保存N个输入所对应的函数 值。

进位链(carry chain)：实现多位加减法逻辑中进位传输的一种链式方 式。每一位加减法逻辑都分解为本位和函数以及进位函数。本位和函数是本 位的最终结果输出，而进位函数送给下一位的加减法逻辑。各个位间的进位 函数级联构成了进位链。进位链的延迟时间决定了多位加减法器的运算速度。

可编程寄存器：可以配置成D触发器，T触发器，JK触发器，SR触发器。 每个寄存器包含4个输入信号，数据输入、时钟输入、时钟使能、复位输入。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申 请的实施方式作进一步地详细描述。

本申请的第一实施方式涉及一种可编程逻辑单元结构，其电路图如图1 所示，该可编程逻辑单元结构包括第一逻辑单元101。

第一逻辑单元101包含具有相同输入的第一至第二四输入查找表，第一 至第二全加器，第一至第三数据选择器，与该具有相同输入的第一至第二四 输入查找表的四个输入端连接的第一至第四输入端118，分别与第一全加器105的第一个输入端和第一数据选择器107的控制端连接的第五输入端119， 与第二全加器106的第一个输入端连接的第六输入端120，与第三数据选择 器109的输出端连接的第一输出端121，与第二数据选择器108的输出端连 接第二输出端122，与第一全加器105的进位输出端连接的第一进位输出端 124，以及与第二全加器106的进位输入端连接的第一进位输入端123；其中， 第一四输入查找表103的输出端分别与第一全加器105的第二个输入端和第 一数据选择器107的第一个输入端连接，第二四输入查找表104的输出端分 别与第二全加器106的第二个输入端、第一数据选择器107的第二个输入端 和第二数据选择器108的第一个输入端连接，第一数据选择器107的输出端 与第三数据选择器109的第一个输入端连接，第三数据选择器109的第二个 输入端与第一全加器105的输出端连接，第一全加器105的进位输入端与第 二全加器106的进位输出端连接，第二全加器106的输出端与第二数据选择 器108的第二个输入端连接。

该可编程逻辑单元结构通过设计五输入共享双查找表结构可以实现五 输入查找表(LUT5)或者两个相同输入的四输入查找表(DLUT4)，在第一逻 辑单元101一方面可以实现两位加法逻辑运算，另一方面其第一四输入查找 表和第二四输入查找表也可以实现任意两个函数从lut4a/lut4b输出后进行 两位加法。所以，此结构使公用逻辑效率高，映射效率高，进一步地，再配 合两个全加器可以针对译码、编码、加法运算大大优化可编程逻辑器件的资 源面积利用率。

在一个实施例中，该第一至第二四输入查找表、第一数据选择器107、 第五输入端119和第一输出端121，构成了五输入查找表。该五输入查找表 工作情况为：第五输入端119输入高位信号“1”，第一数据选择器107选择 第一四输入查找表103输出的信号到第一输出端121。

在一个实施例中，第一四输入查找表103、第二四输入查找104、第一 全加器105、第二全加器106、第五输入端119以及第六输入端120，构成了 两位加法或减法逻辑结构。该两位加法逻辑结构工作情况的一个例子为：第 六输入端120输入低位加数,该第一至二四输入查找表的任意一个输入端输 入低位被加数，并通过第二全加器106进行加法运算后输出和值到第二输出 端，并将进位信号输出到第一全加器105的进位输入端；同理第五输入端119 输入高位加数,该第一至第二四输入查找表的剩余三个输入端的任意一个输 入端输入高位被加数，并结合第一全加器105的进位输入端以通过第一全加 器105进行加法运算后输出和值到第一输出端，并将进位信号通过第一进位 输出端124输出。该两位减法逻辑结构的工作情况的一个例子与上述加法逻 辑结构的例子类似，其中，第一至第二四输入查找表的剩余两个输入端的任 意一个输入端输入运算控制位，包括加法运算和减法运算，如果该运算控制 位为“减法”时，实现对两个被加数的取反操作，进行减法运算。

在一个实施例中，该可编程逻辑结构包括N个该第一逻辑单元101，该 N为正整数，其中每个第一逻辑单元101的第一进位输出端124和与其相邻 的另一个第一逻辑单元101的第一进位输入端123连接，构成2N位行波多位 进位加法器。

第一输出端121和第二输出端122可以进一步设置有锁存器，锁存器可 以实现数据的寄存。可选地，第一逻辑单元101还包括第一锁存器111，输 出端与第一锁存器111的输入端连接的第四数据选择器110，以及与第一锁 存器111的输出端连接的第三输出端125；其中，第四数据选择器110的第 一个输入端与第一输出端121连接，第四数据选择器110的第二个输入端与 第六输入端120连接。可选地，该可编程逻辑单元结构还包括第二锁存器117， 第二锁存器117与第一逻辑单元101的第二输出端122连接。

在一个实施例中，第二锁存器117是第二逻辑单元102的组成部分，其 中第二逻辑单元102是与第一逻辑单元101相邻设计；第二输出端122与第 二锁存器117连接路径是满足最短延迟的固定连线。

在一个实施例中，第二逻辑单元102与该第一逻辑单元组成可编程逻辑 对。可选地，第二逻辑单元102还包括第三四输入查找表112，第三全加器 114，第五至第六数据选择器，第七数据选择器116，分别与第三四输入查找 表112的四个输入端连接的第七至第十输入端127，分别与第五数据选择器 113的第一个输入端和第七数据选择器116的第一个输入端连接的第十一输 入端128，分别与第六数据选择器115的输出端和第七数据选择器116的第 二个输入端连接的第四输出端129，与第二锁存器117的输出端连接的第五 输出端126，与第三全加器114的进位输入端连接的第二进位输入端130，以 及与第三全加器114的进位输出端连接的第二进位输出端131；其中，第三 四输入查找表112的第一个输出端分别与第三全加器114的第一个输入端和 第六数据选择器115的第一个输入端连接，第三四输入查找表112的第二个 输出端与第五数据选择器113的第二个输入端连接，第五数据选择器113的 输出端与该第三全加器114的第二个输入端连接，第三全加器114的输出端 与第六数据选择器115的第二个输入端连接，第七数据选择器116的输出端 与第二锁存器117连接。该实施例中，将基于四输入查找表结构的LE4和基 于LUT5/DLUT4结构的LE5组合在一个可编程逻辑对中，从而使FPGA芯片针 对译码、编码、加法运算密度高的应用提高了芯片面积利用率。

在一个实施例中，该可编程逻辑单元结构包括N个该可编程逻辑对，该 N为正整数；其中，每个第一逻辑单元101的第一进位输出端124和与其相 邻的一个第一逻辑单元101的第一进位输入端123连接，构成2N位行波多为 进位加法器；每个第二逻辑单元102的第二进位输出端131和与其相邻的一 个第二逻辑单元102的第二进位输入端130连接，构成N位行波多位进位加 法器。该实施例中，基于四输入查找表结构的LE4和基于LUT5/DLUT4结构的 LE5的可编程逻辑对的N个该可编程逻辑对的结构，进一步地使FPGA芯片针 对译码、编码、加法运算密度高的应用提高了芯片面积利用率。

在一个实施例中，第二数据选择器108、第三数据选择器109、第四数 据选择器110、第五数据选择器113、第六数据选择器115和第七数据选择器 116的控制端是静态配置端口，由用户配置使用，该静态配置口的设置可以 提高可编程的灵活性。

为了能够更好地理解本申请的技术方案，下面结合一个具体的例子来进 行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范 围的限制。

在现有可编程逻辑单元结构中，往往存在硬件资源利用率低的缺点，尤 其对于算术密集型应用映射效率较低。例如，在XIILINX公司的多个器件中一 个基本的可编程逻辑单元采用一个独立的四输入查找表结合进位链和本位产 生逻辑实现一位加法逻辑的方式，见US5481206，其实现加法的基本单元构成 如图2A。图2B是ALTERA公司四个LUT4实现一个LUT6或多个LUT5结构电路图。 然而，XIILINX公司现有的四输入查找表加减法实现方式存在着硬件资源利用 率低的问题：用单一LUT4和进位逻辑等实现加减法时，可编程逻辑单元浪费 多；每个可编程逻辑单元都是一定数目的LUT单元，结合大扇入输入选择器(如 图3中301)以及外部的互连资源(如图3中301)所构成的。图3所示结构，一 方面结构中的LUT的四个输入端口只使用了两个，有一半的输入选择器301没 有使用，一半资源被浪费了；另一方面结构中的两个LUT4共八个输入但只实 现了两位加法。所以，此结构对于算术密集型应用映射效率低。那么，在整 体结构固定的前提下，资源利用率的大小取决于尽可能用较少的可编程逻辑 单元实现更多位加法。

本申请第一实施方式的一个具体实施例中，包括基于LUT4的LE4(图4中 401)和基于双LUT4的LE5(图4中402)构成一个混合可编程逻辑对。

如图4所示，一个LE4包含有一个LUT4(401a)，一个一位全加器(401b)， 一个DFF以及一些数据选择器构成。a\b\c\d是LUT4输入，Lut4_o是LUT4的输 出，lut2_o是LUT4的一部分。Di_dff输入是到DFF锁存器的输入。在全加器的 一个输入存在一个数据选择器，使其输入可以在lut2_o和di_dff间选择；全 加器的另一个输入来自LUT4输出(lut4_o)。LUT4输出和全加器输出通过数据 选择器输出到of。DFF的输入可以来自of，或者输入端口di_dff，或者402的 ofa输出。

如图4所示，一个LE5包含a/b/c/d/e和di_dff共6个输入，ofa/ofb/oqa 三个输出；同时包含有两个相同输入(a\b\c\d)的LUT4(402a)，两个一位全 加器(401b)，一个DFF以及一些数据选择器构成。其中两个LUT4结合2选1 选择器和e输入，可以构成一个LUT5(a/b/c/d/e)，从ofb端口输出。

402中ofa输出有一个专门的路径进入到401的DFF输入MUX；402的ofa可以 被401中的DFF锁存。

如图5中可编程逻辑块由N个可编程逻辑对组成。其中相邻的LE4中每个 401b全加器ci和co相连，构成N位行波多位进位加法器。其中相邻的LE5中每 个401b全加器ci和co相连，构成2N位行波多位进位加法器。

图6是可编程逻辑对使用402和401的DFF实现两位加法并且输出被寄存器 锁存的应用。Sum[1:0]＝A[1:0]+/-B[1:0],(+/-由S输入对B进行取反操作)。 Sum[1]输出被402的DFF锁存，sum[0]的输出被专门连线被401的DFF锁存。

在LE5中，其中A[0]从di_dff输入，A[1]从e输入，B[1:0]和S从a/b/c/d 四个输入中的任意三个输入。两个LUT4也可以实现任意两个函数从 lut4a/lut4b输出后进行两位加法。

本申请的第二实施方式涉及一种芯片，该芯片包括本申请第一实施方式 的可编程逻辑单元结构，并拥有该第一实施方式的可编程逻辑单元结构所有 的有益效果。可选地，该芯片为FPGA芯片。

需要说明的是，在本专利的申请文件中，诸如第一个、第二个、第三个 等之类的描述仅仅用来将一个实体或者操作与另一个实体或操作区分开来， 而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺 序；以及诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与 另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存 在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任 何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素， 或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多 限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素 的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件 中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的 意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其 它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2 个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内 容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说 明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书 一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等， 均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (12)

1.一种可编程逻辑单元结构，其特征在于，包括第一逻辑单元(101)；

所述第一逻辑单元(101)包含具有相同输入的第一至第二四输入查找表，第一至第二全加器，第一至第三数据选择器，与所述具有相同输入的第一至第二四输入查找表的四个输入端连接的第一至第四输入端(118)，分别与第一全加器(105)的第一个输入端和第一数据选择器(107)的控制端连接的第五输入端(119)，与第二全加器(106)的第一个输入端连接的第六输入端(120)，与第三数据选择器(109)的输出端连接的第一输出端(121)，与第二数据选择器(108)的输出端连接第二输出端(122)，与所述第一全加器(105)的进位输出端连接的第一进位输出端(124)，以及与所述第二全加器(106)的进位输入端连接的第一进位输入端(123)；其中，

第一四输入查找表(103)的输出端分别与所述第一全加器(105)的第二个输入端和所述第一数据选择器(107)的第一个输入端连接，第二四输入查找表(104)的输出端分别与所述第二全加器(106)的第二个输入端、所述第一数据选择器(107)的第二个输入端和所述第二数据选择器(108)的第一个输入端连接，所述第一数据选择器(107)的输出端与所述第三数据选择器(109)的第一个输入端连接，所述第三数据选择器(109)的第二个输入端与所述第一全加器(105)的输出端连接，所述第一全加器(105)的进位输入端与所述第二全加器(106)的进位输出端连接，所述第二全加器(106)的输出端与所述第二数据选择器(108)的第二个输入端连接。

2.如权利要求1所述的逻辑单元结构，其特征在于，所述第一至第二四输入查找表、所述第一数据选择器(107)、所述第五输入端(119)和所述第一输出端(121)，构成了五输入查找表。

3.如权利要求1所述的逻辑单元结构，其特征在于，所述第一逻辑单元(101)还包括第一锁存器(111)，输出端与所述第一锁存器(111)的输入端连接的第四数据选择器(110)，以及与所述第一锁存器(111)的输出端连接的第三输出端(125)；其中，所述第四数据选择器(110)的第一个输入端与所述第一输出端(121)连接，所述第四数据选择器(110)的第二个输入端与所述第六输入端(120)连接。

4.如权利要求3所述的逻辑单元结构，其特征在于，还包括第二锁存器(117)，所述第二锁存器(117)与所述第二输出端(122)连接。

5.如权利要求1所述的逻辑单元结构，其特征在于，包括N个所述第一逻辑单元(101)，该N为正整数，其中每个第一逻辑单元(101)的第一进位输出端(124)与和其相邻的另一个第一逻辑单元(101)的第一进位输入端(123)连接，构成2N位行波多位进位加法器。

6.如权利要求4所述的逻辑单元结构，其特征在于，所述第二锁存器(117)是第二逻辑单元(102)的组成部分，其中所述第二逻辑单元(102)是与第一逻辑单元(101)相邻设计；

所述第二输出端(122)与所述第二锁存器(117)连接路径是满足最短延迟的固定连线。

7.如权利要求6所述的逻辑单元结构，其特征在于，所述第二逻辑单元(102)与所述第一逻辑单元(101)组成可编程逻辑对；

所述第二逻辑单元(102)还包括第三四输入查找表(112)，第三全加器(114)，第五至第六数据选择器，第七数据选择器(116)，分别与所述第三四输入查找表(112)的四个输入端连接的第七至第十输入端(127)，分别与第五数据选择器(113)的第一个输入端和所述第七数据选择器(116)的第一个输入端连接的第十一输入端(128)，分别与第六数据选择器(115)的输出端和所述第七数据选择器(116)的第二个输入端连接的第四输出端(129)，与所述第二锁存器(117)的输出端连接的第五输出端(126)，与所述第三全加器(114)的进位输入端连接的第二进位输入端(130)，以及与所述第三全加器(114)的进位输出端连接的第二进位输出端(131)；其中，

所述第三四输入查找表(112)的第一个输出端分别与所述第三全加器(114)的第一个输入端和所述第六数据选择器(115)的第一个输入端连接，所述第三四输入查找表(112)的第二个输出端与所述第五数据选择器(113)的第二个输入端连接，所述第五数据选择器(113)的输出端与所述第三全加器(114)的第二个输入端连接，所述第三全加器(114)的输出端与所述第六数据选择器(115)的第二个输入端连接，所述第七数据选择器(116)的输出端与所述第二锁存器(117)的输入端连接。

8.如权利要求7所述的逻辑单元结构，其特征在于，包括N个所述可编程逻辑对，该N为正整数；其中，每个第一逻辑单元(101)的第一进位输出端(124)和与其相邻的一个第一逻辑单元(101)的第一进位输入端(123)连接，构成2N位行波多为进位加法器；每个第二逻辑单元(102)的第二进位输出端(131)和与其相邻的一个第二逻辑单元(102)的第二进位输入端(130)连接，构成N位行波多位进位加法器。

9.如权利要求1-8中任意一项所述的逻辑单元结构，其特征在于，所述第二数据选择器(108)、所述第三数据选择器(109)的控制端是静态配置端口，由用户配置使用。

10.如权利要求3-4和6-8中任意一项所述的逻辑单元结构，其特征在于，所述第四数据选择器(110)的控制端是静态配置端口，由用户配置使用。

11.如权利要求7或8所述的逻辑单元结构，其特征在于，所述第五数据选择器(113)、所述第六数据选择器(115)和所述第七数据选择器(116)的控制端是静态配置端口，由用户配置使用。

12.一种芯片，其特征在于，包括权利要求1-11中任意一项所述的逻辑单元结构。

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