CN115495044B - 一种进位逻辑电路 - Google Patents

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Abstract

本申请公开了一种进位逻辑电路。该进位逻辑电路的第一查找表的第一至第五输入端分别用于接收第一至第五输入信号，第一查找表的第一输出端耦接至进位级联多路复用器的第一输入端，第一查找表的第二输出端为进位逻辑电路的第一输出端；第二查找表的第一至第三输入端分别耦接至第一查找表的第一至第三输入端，第二查找表的第四至第五输入端分别耦接至第一级联多路复用器的输出端和第二级联多路复用器的输出端，第二查找表的第一输出端耦接至进位级联多路复用器的选择端；第二查找表的第二输出端为进位逻辑电路的第二输出端；本申请提供的进位逻辑电路，释放出第一查找表的一个输出资源用于配置附加功能，大幅度提高了进位逻辑电路的函数表达能力。

Description

一种进位逻辑电路
技术领域
本发明属于集成电路技术领域，涉及一种进位逻辑电路。
背景技术
图1为现有的一种由两个五输入查找表和多路复用器构成的级联查找表(LUT)进位逻辑电路，该级联查找表(LUT)进位逻辑电路最高可以实现六输入函数和两输出，在加减法运算模式下配置该级联查找表(LUT)进位逻辑电路时，查找表(A)的输出端用于提供进位传播信号，查找表(B)的输出端和A5输入端的输入信号(I5)输入至一个多路复用器以输出进位发生信号，然而如图1所述的级联查找表(LUT)进位逻辑电路的进位信号CIN不用于驱动查找表，而是作为一个多路复用器的输入信号去选择查找表(A)的输出或查找表(B)的输出作为加法之和，这种连接方式导致该级联查找表(LUT)进位逻辑电路在加减法运算时，查找表(A)和查找表(B)均参与求和或求差运算，因此无法对查找表(A)和查找表(B)配置附加功能；该级联查找表(LUT)进位逻辑电路的另一缺点是进位输出信号COUT依赖于输入端A5的输入信号，然而在加减法运算模式下，输入端A5必须耦接加减法运算中一个的加数，但是当该加数是一个多变量函数的输出时，该函数只能用外部逻辑资源实现，无法合并至本查找表(LUT)中。
发明内容
本申请的目的在于提供一种进位逻辑电路，以解决上述技术问题。
为解决上述技术问题，本申请的技术方案如下：
本申请提供一种进位逻辑电路，包括第一查找表、第二查找表、第一级联多路复用器、第二级联多路复用器以及进位级联多路复用器；
所述第一查找表的第一至第五输入端分别用于接收第一至第五输入信号，所述第一查找表的第一输出端耦接至所述进位级联多路复用器的第一输入端，所述第一查找表的第二输出端为所述进位逻辑电路的第一输出端；
所述第二查找表的第一至第三输入端分别耦接至所述第一查找表的第一至第三输入端，所述第二查找表的第四至第五输入端分别耦接至所述第一级联多路复用器的输出端和所述第二级联多路复用器的输出端，所述第二查找表的第一输出端耦接至所述进位级联多路复用器的选择端；所述第二查找表的第二输出端为所述进位逻辑电路的第二输出端；
所述第一级联多路复用器的第一输入端用于接收所述第四输入信号；
所述第二级联多路复用器的第一输入端用于接收所述第五输入信号。
进一步地，所述进位逻辑电路还包括：
进位输入端口，所述进位输入端口耦接至所述第二级联多路复用器的第二输入端。
进一步地，所述进位输入端口还耦接至所述进位级联多路复用器的第二输入端。
进一步地，所述进位逻辑电路还包括：
进位输出端口，所述进位输出端口耦接至所述进位级联多路复用器的输出端。
进一步地，所述进位逻辑电路还包括：
查找表级联输入端口，所述查找表级联输入端口耦接至所述第一级联多路复用器的第二输入端。
进一步地，所述进位逻辑电路还包括：
第一多路复用器，所述第一多路复用器的第一输入端耦接至所示查找表级联输入端口。
进一步地，所述第一多路复用器还包括用于接收第六输入信号的第二输入端。
进一步地，所述进位逻辑电路还包括：
第二多路复用器，所述第二多路复用器的两个输入端分别耦接至所述第一查找表的第二输出端和所述第二查找表的第二输出端，所述第二多路复用器的选择端耦接至所述第一多路复用器的输出端，所述第二多路复用器的输出端为所述进位逻辑电路的第三输出端。
进一步地，所述进位逻辑电路还包括：
查找表级联输出端口，所述查找表级联输出端口耦接至所述第二多路复用器的输出端。
相比于现有技术，本申请的有益效果在于：
本申请提供的进位逻辑电路，由两个五输入查找表和多个多路复用器构成，其中，第一查找表的第二输出端为进位逻辑电路的第一输出端，用于产生进位逻辑电路的第一输出，第二查找表的第二输出端作为进位逻辑电路的第二输出端，用于产生进位逻辑电路的第二输出，第二多路复用器的输出端作为进位逻辑电路的第三输出端，用于产生进位逻辑电路的第三输出，使进位逻辑电路实现了完整的三输出；此外，本申请提供的进位逻辑电路，第一查找表的第一输出端的输出信号作为辅助输出，用于引出进位发生信号(generate)；第二查找表的第一输出端的输出信号作为辅助输出，用于引出进位传播信号(propagate)，本申请提供的进位逻辑电路在进行加法运算时，使加法求和功能以及产生propagate信号的功能均由第二查找表实现，从而释放出第一查找表的第二输出端口，扩展了进位逻辑电路的输出资源，使所述进位逻辑电路可用于配置附加功能，如实现三输入加法运算功能；进一步地，本申请提供的进位逻辑电路通过设置第一级联多路复用器，在多级进位逻辑电路中实现了当前级进位逻辑电路与下一级进位逻辑电路的第二查找表内部的五输入查找表之间的级联；通过设置第一多路复用器，在多级进位逻辑电路中实现了当前级进位逻辑电路的第二查找表与下一级进位逻辑电路的第二查找表之间的级联；此外，本申请提供的进位逻辑电路通过设置第二级联多路复用器，在多级进位逻辑电路中还实现了进位输入的级联；进一步地，本申请提供的进位逻辑电路还可以在进行二输入加法运算的同时输出其他复杂表达式的结果，并进一步地高效实现三输入加法；此外，本申请提供的进位逻辑电路还可以高效实现两个共享变量比较器。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有的一种级联查找表(LUT)进位逻辑电路
图2为本申请实施例提供的进位逻辑电路。
图3为本申请实施例提供的第一查找表的内部电路结构图。
图4为本申请实施例提供的第二查找表的内部电路结构图。
图5为本申请实施例提供的四输入查找表的内部电路结构图。
图6为本申请实施例提供的进位逻辑电路作为使用进位资源的比较器的一种配置电路图。
图7为本申请实施例提供的进位逻辑电路作为使用查找表级联资源的比较器的一种配置电路图。
图8为本申请实施例提供的进位逻辑电路实现三输入加法的一种配置电路图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
此外，本申请实施例属于集成电路技术领域，各端口与元器件之间耦接、连接都表示集成电路中的连接方式，且即可能是直接连接，也可能是间接连接。
本申请实施例提供一种进位逻辑电路，如图2所示，该进位逻辑电路包括第一查找表(LUT5_0)、第二查找表(LUT5_1)、第一至第五输入(I0、I1、I2、I3、I4)、第一级联多路复用器(N)、第二级联多路复用器(X)以及进位级联多路复用器(C)；
其中，第一查找表(LUT5_0)的五个输入端(i0_0—i4_0)分别耦接至第一至第五输入(I0、I1、I2、I3、I4)，第一查找表(LUT5_0)的第一输出端(Z4A)耦接至进位级联多路复用器(C)的一输入端，第一查找表(LUT5_0)的第二输出端(Z5A)为进位逻辑电路的第一输出端(Z5_0)，如图2所示，第一查找表(LUT5_0)的输入端(i0_0)与第一输入(I0)耦接，第一查找表(LUT5_0)的输入端(i1_0)与第二输入(I1)耦接，第一查找表(LUT5_0)的输入端(i2_0)与第三输入(I2)耦接，第一查找表(LUT5_0)的输入端(i3_0)与第四输入(I3)耦接，第一查找表(LUT5_0)的输入端(i4_0)与第五输入(I4)耦接，第一查找表(LUT5_0)的第二输出端(Z5A)与进位逻辑电路的第一输出端(Z5_0)耦接。
第二查找表(LUT5_1)的五个输入端(i0_1—i4_1)分别耦接至第一至第三输入(I0、I1、I2)、第一级联多路复用器(N)的输出端、以及第二级联多路复用器(X)的输出端，第二查找表(LUT5_1)的第一输出端(Z4B)耦接至进位级联多路复用器(C)的选择端；第二查找表(LUT5_1)的第二输出端(Z5B)为进位逻辑电路的第二输出端(Z5_1)，如图2所示，第二查找表(LUT5_1)的输入端(i0_1)与第一输入(I0)耦接，第二查找表(LUT5_1)的输入端(i1_1)与第二输入(I1)耦接，第二查找表(LUT5_1)的输入端(i2_1)与第三输入(I2)耦接，第二查找表(LUT5_1)的输入端(i3_1)与第一级联多路复用器(N)的输出端耦接，第二查找表(LUT5_1)的输入端(i4_1)与第二级联多路复用器(X)的输出端耦接，第二查找表(LUT5_1)的第二输出端(Z5B)与进位逻辑电路的第二输出端(Z5_1)耦接。
第一级联多路复用器(N)的一输入端耦接至第四输入(I3)，第二级联多路复用器(X)的一输入端耦接至第五输入(I4)。
本申请实施例提供的进位逻辑电路，在进行加减法运算时，使第一查找表(LUT5_0)的第一输出端(Z4A)向进位级联多路复用器(C)输出进位发生信号(generate)，使第二查找表(LUT5_1)的第一输出端(Z4B)向进位级联多路复用器(C)输出进位传播信号(propagate)，使第二级联多用复用器(X)选择进位输入信号(CIN)，并使第二查找表(LUT5_1)的第二输出端(Z5B)产生加法和，从而扩展了进位逻辑电路的输出资源，使所述进位逻辑电路可用于配置附加功能。
本申请实施例提供的进位逻辑电路，在进行加法运算时，进位传播信号(propagate)与加法和均可由第二查找表(LUT5_1)产生的原理为：
设a，b分别为加法的两个加数比特，cin为进位输入，^代表异或运算；
则，进位传播信号为：propagate＝a^b，加法和为：sum＝a^b^cin
其中，进位传播信号(propagate)恰好是加法和(sum)在cin＝0时的结果,因此进位传播信号(propagate)的逻辑恰好是加法和(sum)逻辑的上半部分，所以进位传播信号(propagate)和加法和(sum)能共享第二查找表(LUT5_1)。
由于在求和时只有第二查找表(LUT5_1)参与运算，因此第一查找表(LUT5_0)的第二输出端(Z5A)成为可自由配置资源，可以在加法运算的同时派生出其他附加功能。例如当参与加法运算的一个加数是复杂表达式时，第一查找表(LUT5_0)的第二输出端(Z5A)可独立输出该表达式结果，无需耗费外部逻辑资源。
本申请实施例中，第一查找表(LUT5_0)的内部结构如图3所示，第二查找表(LUT5_1)的内部结构相如图4所示，都是由两个四输入查找表和一个多路复用器组成，区别在于，第一查找表(LUT5_0)和第二查找表(LUT5_1)的输入配置和输出配置会有所不同，其中，每一个四输入查找表的内部结构如图5所示，四输入查找表由两个三输入查找表(如图5虚线框标记处)拼接而成。查找表的配置信息存储在静态RAM(SRAM)中，通过多级二选一多路复用器输出查表结果，具体地，该3输入查找表属于现有技术，本申请实施例不做叙述。
在一些实施例中，如图2所示的进位逻辑电路还包括：
进位输入端口(CIN)和进位输出端口(COUT)，进位输入端口(CIN)与第二级联多路复用器(X)的另一输入端耦接，还耦接至进位级联多路复用器(C)的另一输入端，进位级联多路复用器(C)的输出端耦接至进位输出端口(COUT)，为进位逻辑电路的进位输出。
本申请实施例提供的进位逻辑电路，进位输入端口(CIN)输入进位信号至第二级联多路复用器(X)，用于驱动第二查找表(LUT5_1)输出，实现了进位逻辑电路的进位级联。
在一些实施例中，如图2所示的进位逻辑电路还包括第六输入(I5)、查找表级联输入端口(ZIN)、查找表级联输出端口(ZOUT)、第一多路复用器(Y)和第二多路复用器(Z)；
其中，第一多路复用器(Y)的两个输入端分别耦接至所示查找表级联输入端口(ZIN)和第六输入(I5)，第一多路复用器(Y)的输出端耦接至第二多路复用器(Z)的选择端，第二多路复用器(Z)的两个输入端分别耦接至第一查找表(LUT5_0)的第二输出端(Z5A)和第二查找表(LUT5_1)的第二输出端(Z5B)，第二多路复用器的输出端(Z)为进位逻辑电路的第三输出端(Z6)，查找表级联输入端口(ZIN)还耦接至第一级联多路复用器(N)的另一输入端，查找表级联输出端口(ZOUT)耦接至第二多路复用器(Z)的输出端。
本申请实施例提供的进位逻辑电路，在多级进位逻辑电路中实现了查找表级联，具体地，本申请实施例提供的进位逻辑电路包括如下四种查找表级联方式：
1.当前级查找表级联输出端口(ZOUT)—下一级查找表级联输入端口(ZIN)—下一级的多路复用器(Y)；
2.当前级查找表级联输出端口(ZOUT)—下一级查找表级联输入端口(ZIN)—下一级的多路复用器(N)；
3.当前级第二查找表—当前级查找表级联输出端口(ZOUT)—下一级查找表级联输入端口(ZIN)—下一级的多路复用器(N)—下一级第二查找表；
4.当前级第二查找表—当前级查找表级联输出端口(ZOUT)—下一级查找表级联输入端口(ZIN)—下一级的多路复用器(N)—下一级第二查找表。
在一些实施例中，如图2所示的进位逻辑电路，第一多路复用器(Y)、第一级联多路复用器(N)以及第二级联多路复用器(X)的选择端与配置存储器耦接，配置存储器存储有用户配置的常数(0/1)，配置存储器在系统上电时从外部ROM加载配置数据输出到三个多路复用器的选择端。
本申请实施例的进位逻辑电路，如图2所示，第一查找表的第二输出端为进位逻辑电路的第一输出端，用于产生进位逻辑电路的第一输出，第二查找表的第二输出端作为进位逻辑电路的第二输出端，用于产生进位逻辑电路的第二输出，第二多路复用器的输出端作为进位逻辑电路的第三输出端，用于产生进位逻辑电路的第三输出，使进位逻辑电路实现了完整的三输出；此外，本申请实施例提供的进位逻辑电路，第一查找表的第一输出端的输出信号作为辅助输出，用于引出进位发生信号(generate)；第二查找表的第一输出端的输出信号作为辅助输出，用于引出进位传播信号(propagate)，本申请实施例提供的进位逻辑电路在进行加法运算时，使加法求和功能以及产生propagate信号的功能均由第二查找表实现，从而释放出第一查找表的第二输出端口，使所述进位逻辑电路可用于配置附加功能，如实现三输入加法运算功能。
本申请实施例提供的进位逻辑电路还设置有第一级联多路复用器，在多级进位逻辑电路中实现了当前级进位逻辑电路与下一级进位逻辑电路的第二查找表内部的五输入查找表之间的级联；以及设置有第一多路复用器，在多级进位逻辑电路中实现了当前级进位逻辑电路与下一级进位逻辑电路的第二查找表之间的级联；此外，本申请实施例提供的进位逻辑电路还通过设置第二级联多路复用器，在多级进位逻辑电路中还实现了进位输入的级联。
基于上述进位逻辑电路的函数表达功能和查找表级联功能，本申请实施例提供的进位逻辑电路还可以在进行二输入加法运算的同时输出其他复杂表达式的结果，并进一步地高效实现三输入加法；本申请实施例提供的进位逻辑电路还可以高效实现两个共享变量比较器，其中一个比较器通过进位逻辑电路之间的查找表级联资源从Z6端口输出，另一个比较器通过进位逻辑电路之间的进位级联资源通过COUT端口输出；提高了相同变量比较器的实现效率。
以下对本申请实施例的进位逻辑电路能作为比较器资源的功能进行举例。应当明确的是，两个待比较的值如何在查找表内如何与进行运算比较属于现有技术，本申请对此不做叙述，本申请要列举的是进位逻辑电路同时作为共享相同变量的两个比较器资源使用。
在一些实施例中，进位逻辑电路作为使用相同变量的两个比较器资源使用，使用进位资源以实现变量数x与0X53的比较，具体配置如图6所示；使用查找表级联资源以实现同一变量数x与0X24的比较，具体配置如图7所示；其中，变量数x表示任意数，0X表示十六进制数的前缀，53和24表示两个的十六进制数，每个十六进制位代表四个二进制位，本申请实施例将在假设x＜0X53，x＜＝0X24为逻辑真的前提下比较变量数x＜0X53，x＜＝0X24。
应当明确的是，本申请实施例使用的是两级进位逻辑电路，原因是示例所用的输入变量数x为8位的二进制数，且需要比较的两个数转化为二进制数都是8位的二进制数，事实上，选用几级进位逻辑电路可以根据输入变量x转换的二进制数的数量决定；本申请实施例中，图6和图7表示的是同一电路，区别在于，前者使用进位输出端口(COUT)输出结果，后者使用第二输出端口(Z6)输出结果，本申请实施例为了便于理解，使用图6和图7分别表示使用进位资源的比较器和使用查找表级联资源的比较器。
如图6和图7所示，配置第一级进位逻辑电路的第一至第四输入端口分别输入x[0]、x[1]、x[2]、x[3]，配置第二级进位逻辑电路的第一至第四输入端口分别输入x[4]、x[5]、x[6]、x[7]，其中x[0]、x[1]、x[2]、x[3]、x[4]、x[5]、x[6]、x[7]表示变量数x为二进制数时的第一位数到第八位数；
应当明确，为了便于理解，以下出现的“输出x[3:0]＜3”指的是x[3:0]＜3为逻辑真时，输出1，x[3:0]＜3为逻辑假时，输出0，对于“输出x[7:4]＝＝5”、“x[7:4]＜5”、“x[7:0]＜0X53”“输出x[7:4]＜2”、“输出x[7:4]＜＝2”、“输出x[3:0]＜＝4”和“x[7:0]＜＝0X24”同理，为逻辑真时，输出1，为逻辑假时，输出0；x[3:0]表示x的二进制数的低四位，x[7:4]表示x的二进制数的高四位，x[7:0]表示x的二进制数，其中0—7表示最低位到最高位。
使用进位资源实现变量数x与0X53的比较，如图6所示，虚线部分表示使用进位资源的比较器时，信号的输入输出关系，其中“＝＝”表示程序语言中的等于。
具体地，对于第一级进位逻辑电路，查找表(1LUT5_0)接收输入信号x[0]、x[1]、x[2]、x[3]，查找表(1LUT5_0)的Z4输出端输出x[3:0]＜3至进位级联多路复用器(C1)，查找表(1LUT5_1)的Z4输出端输出值为0，并输出至进位多路复用器(C1)的选择端，使进位级联多路复用器(C1)输出端输出x[3:0]＜3；
对于第二级进位逻辑电路，进位输入端口接收第一级进位逻辑电路的输出x[3:0]＜3，并输出至进位级联多路复用器(C2)的输入端，查找表(2LUT5_1)的Z4输出端输出x[7:4]＝＝5至进位级联多路复用器(C2)的选择端，查找表(2LUT5_0)的Z4输出端输出x[7:4]＜5至进位级联多路复用器(C2)输入端；
其中，查找表(1LUT5_1)比较了x[3:0]＜3为逻辑真，输出1；查找表(2LUT5_1)比较了x[7:4]＝＝5为逻辑假，输出0；查找表(2LUT5_0)比较了变量数x[7:4]＜5为逻辑真，输出1；进而进位级联多路复用器(C2)输出端输出1，表示x[7:0]＜0X53。
使用查找表级联资源实现变量数x与0X24的比较，如图7所示，虚线部分表示使用查找表级联资源的比较器时，信号的输入输出关系，将每一级的输入端口(I4)的输入信号配置为1。
对于第一级进位逻辑电路，查找表(1LUT5_1)的Z5输出端输出x[3:0]＜＝4至多路复用器(Z1)，多路复用器(Y1)的输出是作为多路复用器(Z1)的选择端，将多路复用器(Y1)的选择端被配置为1，使多路复用器(Z1)的输出端输出x[3:0]＜＝4至查找表级联输出端口(ZOUT)；
对于第二级进位逻辑电路，查找表级联输入端口(ZIN)接收第一级进位逻辑电路的输出x[3:0]＜＝4，并输出至多路复用器(Y2)的输入端，并由该多路复用器(Y2)的输出端输出至多路复用器(Z2)的选择端，查找表(2LUT5_1)的Z5输出端输出x[7:4]＜＝2至多路复用器(Z2)的输入端，查找表(2LUT5_0)的Z5输出端输出x[7:4]＜2至多路复用器(Z2)输入端；
其中，查找表(1LUT5_1)比较了x[3:0]＜＝4为逻辑真，输出1；查找表(2LUT5_0)比较了x[7:4]＜＝2为逻辑真，输出1；查找表(2LUT5_1)比较了x[7:4]＜2为逻辑假，输出0；进而多路复用器(Z2)的输出端输出1，表示x[7:0]＜＝0X24。
以下对本申请实施例的进位逻辑电路能实现快速三输入加法进行举例说明。
本申请实施例的进位逻辑电路实现快速三输入变量(A、B、C)加法的实现原理是：
先将三输入变量压缩为二输入变量：使用一位全加器分别对三个输入变量(A、B、C)每一位上的数A[i],B[i],C[i]求和，得到2bit输出结果，分别为A[i],B[i],C[i]的和Sum，以及A[i],B[i],C[i]的和的中间进位Cout，如对于第一位数得到的是A[0],B[0],C[0]的和Sum[0]以及对应的进位Cout[0]；对于第二位数得到的是A[1],B[1],C[1]的和Sum[1]以及对应的进位Cout[1]；对于第三位数得到的是A[2],B[2],C[2]的和Sum[2]以及对应的进位Cout[2]；
然后将中间进位Cout向左移动一位，与高一级的和Sum配成一对新的加数，用二输入加法器再求和，得到最终结果，如对于Cout[0]，将Cout[0]向左移动一位，与Sum[1]进行加法运算，用二输入加法器再求和，得到最终结果。
上述A[i],B[i],C[i]表示输入变量A、B、C每一位的数，如A[0],B[0],C[0]分别表示输入变量A、B、C的最低位数，A[i],B[i],C[i]求和表示对A[i],B[i],C[i]进行异或操作，应当明确，通过全加器或查找表进行加减法属于现有技术，本申请实施例对此只进行简述，本申请实施例的创造性在于使进位逻辑电路(含多级进位逻辑电路)实现了如上述原理的三输入信号的加法操作，对于现有的进位逻辑电路，想要实现该加法操作，必须要借助进位逻辑电路之外的查找表资源。
如图8所示，虚线部分表示信号的输入输出关系，其中，“^”表示逻辑异或，“&”表示逻辑与，“＝”表示程序语言中的赋值。
对于第一级进位逻辑电路，查找表(1LUT5_0)和查找表(1LUT5_1)复用输入信号A[0]、B[0]、C[0]，输入端口I3分别向查找表(1LUT5_0)和多路复用器(N)输入初始进位ci，输入端口I4分别向查找表(1LUT5_0)和多路复用器(X1)输入1，多路复用器(N1)选择初始进位ci输出至查找表(1LUT5_1)，多路复用器(X1)选择输入1输出至查找表(1LUT5_1)；
查找表(1LUT5_1)的Z5端输出A[0]、B[0]、C[0]、ci的异或S[0]＝Sum[0]^ci，查找表(1LUT5_1)的Z4端输出0至进位级联多路复用器(C1)的选择端用于使进位级联多路复用器(C1)选择查找表(1LUT_0)的Z4端的输出信号进行输出；
查找表(1LUT_0)的Z5端输出进位Cout[0]至多路复用器(Z1)的输入端，且多路复用器(Z1)选择Cout[0]输出至查找表级联输出端口(ZOUT1)；查找表(1LUT_0)的Z4端输出Sum[0]&ci至进位级联多路复用器(C1)的输入端，进位级联多路复用器(C1)选择Sum[0]&ci输出至第二级进位逻辑电路的进位输入端口(CIN2)。
对于第二级进位逻辑电路，查找表(2LUT5_0)和查找表(2LUT5_1)复用输入信号A[1]、B[1]、C[1]，输入端口I4向查找表(25LUT_0)输入CIN值1，多路复用器(N2)选择查找表级联输入端口(ZIN2)的输入信号Cout[0]输出至查找表(1LUT5_1)，多路复用器(X2)选择进位输入端口(CIN2)的输入信号Sum[0]&ci输出至查找表(2LUT5_1)；
查找表(2LUT5_1)的Z5端输出S[1]＝CIN^Cout[0]^Sum[1]，查找表(2LUT5_1)的Z4端输出Cout[0]^Sum[1]至进位级联多路复用器(C2)的选择端用于使进位级联多路复用器(C2)根据Cout[0]^Sum[1]的值选择查找表(2LUT5_0)的Z4端的输入信号或选择进位输入端口(CIN2)的输入信号输出至第三级进位逻辑电路的进位输入端口(CIN3)，其中，对于第二级进位逻辑电路，S[1]＝CIN^Cout[0]^Sum[1]中，CIN用于表示第二级进位逻辑电路的进位输入端口(CIN2)的输入信号，即CIN＝Sum[0]&ci。
查找表(2LUT5_0)的Z5端输出进位Cout[1]至多路复用器(Z2)的输入端，且多路复用器(Z2)选择Cout[1]输出至查找表级联输出端口(ZOUT2)；查找表(2LUT5_0)的Z4端输出Sum[1]至进位级联多路复用器(C2)的输入端。
对于第三级进位逻辑电路，查找表(3LUT5_0)和查找表(3LUT5_1)复用输入信号A[2]、B[2]、C[2]，输入端口I4向查找表(3LUT5_0)输入CIN值1，多路复用器(N3)选择查找表级联输入端口(ZIN3)的输入信号Cout[1]输出至查找表(3LUT5_1)，多路复用器(X3)选择进位输入端口(CIN3)的输入信号输出至查找表(3LUT5_1)；
查找表(3LUT5_1)的Z5端输出S[2]＝CIN^Cout[1]^Sum[2]，查找表(3LUT5_1)的Z4端输出Cout[1]^Sum[2]至进位级联多路复用器(C3)的选择端，其中，对于第三级进位逻辑电路，CIN用于表示第三级进位逻辑电路的进位输入端口(CIN3)的输入信号，此时该输入信号的值由第二级进位逻辑电路的进位级联多路复用器(C2)接收到的选择信号决定。
查找表(3LUT5_0)的Z5端输出进位Cout[2]至多路复用器(Z3)的输入端，且多路复用器(Z3)选择Cout[2]输出至查找表级联输出端口(ZOUT3)；查找表(3LUT5_0)的Z4端输出Sum[2]至进位级联多路复用器(C3)的输入端。
通过上述对三输入变量的低三位进行加法求和的示例，应当明确，第一级进位逻辑电路的运算方式(即信号的输入输出关系)不同于第二级进位逻辑电路和第三级进位逻辑电路，第二级进位逻辑电路和第三级进位逻辑电路的运算方式完全相同，同理对于高于三位的三输入变量进行求和时，对于第三级进位逻辑电路以及第三级进位逻辑电路以上的进位逻辑电路，其运算方式完全与本申请实施例的三输入变量低三位加法求和的第二级进位逻辑电路和第三级进位逻辑电路相同，因此本申请实施例不再叙述。
本申请实施例在不占用额外LUT资源的条件下将三输入压缩成二输入的运算融合到原有的二输入加法实现中，利用查找表级联传递中间进位信号(避免引入额外端口)，实现了快速三输入加法，体现了本申请实施例中多级联架构(进位级联和查找表级联)的优势。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应视为本发明的保护范围。

Claims (6)

1.一种进位逻辑电路，其特征在于，包括第一查找表、第二查找表、第一级联多路复用器、第二级联多路复用器、进位级联多路复用器、进位输入端口和进位输出端口；
所述第一查找表的第一至第五输入端分别用于接收第一至第五输入信号，所述第一查找表的第一输出端耦接至所述进位级联多路复用器的第一输入端，所述第一查找表的第二输出端为所述进位逻辑电路的第一输出端；
所述第二查找表的第一至第三输入端分别耦接至所述第一查找表的第一至第三输入端，所述第二查找表的第四至第五输入端分别耦接至所述第一级联多路复用器的输出端和所述第二级联多路复用器的输出端，所述第二查找表的第一输出端耦接至所述进位级联多路复用器的选择端；所述第二查找表的第二输出端为所述进位逻辑电路的第二输出端；
所述第一级联多路复用器的第一输入端用于接收所述第四输入信号；
所述第二级联多路复用器的一输入端用于接收所述第五输入信号；
所述进位输入端口分别耦接至所述第二级联多路复用器的第二输入端和所述进位级联多路复用器的第二输入端；
所述进位输出端口耦接至所述进位级联多路复用器的输出端。
2.如权利要求1所述的进位逻辑电路，其特征在于，所述进位逻辑电路还包括：
查找表级联输入端口，所述查找表级联输入端口耦接至所述第一级联多路复用器的第二输入端。
3.如权利要求2所述的进位逻辑电路，其特征在于，所述进位逻辑电路还包括：
第一多路复用器，所述第一多路复用器的第一输入端耦接至所示查找表级联输入端口。
4.如权利要求3所述的进位逻辑电路，其特征在于，所述第一多路复用器还包括用于接收第六输入信号的第二输入端。
5.如权利要求4所述的进位逻辑电路，其特征在于，所述进位逻辑电路还包括：
第二多路复用器，所述第二多路复用器的两个输入端分别耦接至所述第一查找表的第二输出端和所述第二查找表的第二输出端，所述第二多路复用器的选择端耦接至所述第一多路复用器的输出端，所述第二多路复用器的输出端为所述进位逻辑电路的第三输出端。
6.如权利要求5所述的进位逻辑电路，其特征在于，所述进位逻辑电路还包括：
查找表级联输出端口，所述查找表级联输出端口耦接至所述第二多路复用器的输出端。
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