CN1937409B - 可分裂逻辑元件及其制造方法 - Google Patents

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Abstract

可分裂逻辑元件(Fracturable logic element)包括第一、第二、第三和第四两输入查找表(2-LUT)。每个2-LUT包括四个存储器元件。每个存储器元件可以保存一个数据位。可分裂逻辑元件(Fracturablelogicelement)还包括六输入组合和在第一模式和第二模式中运行的控制电路。当控制电路在第一模式中运行时，利用六输入组合中的四个和第一、第二、第三和第四2-LUT产生第一组合输出。当控制电路在第二模式中运行时，利用六输入组合中的三个的第一子组合以及第一和第二2-LUT产生第二组合输出。此外，当控制电路在第二模式中运行时，利用六输入组合中的三个的第二子组合以及第三和第四2-LUT产生第三组合输出，第一和第二子组合为六输入组合中的非相交子组合。

Description

可分裂逻辑元件及其制造方法
技术领域
本申请涉及与可编程逻辑装置或其它类似装置一起使用的逻辑元件。 
背景技术
可编程逻辑装置(“PLD”)(有时也称为CPLD、PAL、PLA、FPLA、EPLD、EEPLD、LCA、FPGA或其他名称)，是公知的集成电路，所述集成电路提供具有定制集成电路灵活性的固定集成电路(fixed integrated circuit)的优势。这种装置为本领域公知并且特别设置了一种具有至少一个能够进行电子编程以满足用户需求的部分的“不用定制(off the shelf)”装置。特定用途集成电路(ASIC)传统意义上是固定集成电路，然而有可能提供具有一个或多个可编程的部分的ASIC，因此，对于集成电路装置有可能同时具有ASIC和PLD的性质。这里使用的术语PLD将认为足够广泛以便包括这类装置。 
PLD通常包括逻辑元件块，逻辑元件块有时称为逻辑阵列块(“LAB”)或“可配置逻辑块”(CLB)。也被称为其他名称例如“逻辑电路”或“逻辑单元”的逻辑元件(LE)可以包括查找表(LUT)、产品项、进位链、寄存器和其他元件。 
包含基于LUT的逻辑元件的逻辑元件通常包括保存配置数据的可配置元件，所述可配置元件确定由逻辑元件执行的特定功能。典型的LUT电路可以包括保存数据(“1”或“0”)的RAM位。然而，也可以使用其他类型的可配置元件。一些实例可以包括静态、磁、铁电体或动态随机访问存储器、电擦只读存储器、闪存、熔丝和反熔丝可编程连接。配置元件的编程也可以通过装置制造 期间的掩模编程实现。虽然掩模编程可能相对于一些已经列出的可场地编程的选择具有缺点，它可以用于某些高容量应用程序。由于此目的，通常的术语“存储器元件”将用于称呼任何可以配置从而确定由PLD执行的功能的可编程元件。 
如上面讨论的，通常利用作为基本逻辑元件的查找表(LUT)构建PLD。例如，一个K输入查找表(K-LUT)通常包括2K个可编程存储器元件，以及一个2K∶1复用器树，在K个到复用器的选定输入的控制下选择一个储存元件。这些K输入可以理解为一个K输入逻辑函数的输入，所述逻辑函数可以通过将存储器元件的内容设定到适当的数值实现任何特定要求的逻辑功能。 
在成本和用LUT构建的逻辑电路的速度之间具有折衷。通常每个LUT的成本随K的选择按指数规律增长，但是构建一个逻辑电路所需的LUT的数量随着K的增大下降的更慢。然而，串联的LUT的数量对于一个更大的K值将减少，所以使逻辑电路更快。例如，当K＝4，要求用十六个存储器元件和一个16∶1复用器构建一个单个LUT，以及对于K＝6，要求用六十四个存储器元件和一个64∶1复用器构建一个单个LUT。一个给定的逻辑电路可能需要一千个4-LUT，但是只有八百个6-LUT。在这种假设下，因为减少的LUT数量不足以补偿每个LUT的更大的复杂性，所以需要更多的硬件来构建6-LUT逻辑元件。然而，增加的6-LUT电路硬件需求通过延迟的减少来弥补。通过逻辑电路的最长的路径可以是十个4-LUT对八个6-LUT。因此6-LUT形式的电路可能更大，但更快。另外，6-LUT电路可能在PLD上需要更少的可编程布线，补偿它的一些高成本。 
更大的LUT缺乏效率的一个原因在于不是所有的逻辑功能都使用所有的K个输入。如上面描述的实例，八百个6-LUT可能实际包括三百个6输入函数、三百个5输入函数、一百个4输入函数和一百个3输入函数。因此，该基于6-LUT的LE只在三百而不是八百种情况下用到它的最充分程度。 
因此，需要具有可编程结构的逻辑元件，所述逻辑元件可以配置为实现一个相对大的LUT或多重小LUT。 
发明内容
在一个典型实施方式中，一个可分裂逻辑元件(fracturablelogic element)包括第一、第二、第三和第四两输入查找表(2-LUT)。每个2-LUT包括四个存储器元件。每个存储器元件配置为保存一个数据位。可分裂逻辑元件还包括一六输入组合和配置为工作在第一模式和第二模式下的控制电路。当控制电路工作在第一模式时，利用六输入组合中的四个和第一、第二、第三和第四2-LUT产生第一组合输出。当控制电路工作在第二模式时，利用六输入组合中的三个的第一子组合和第一、第二2-LUT产生第二组合输出。另外，当控制电路工作在第二模式时，利用六输入组合中的三个的第二子组合和第三、第四2-LUT产生第三组合输出，第一和第二子组合是六输入组合的不相交子组合。 
附图说明
图1是典型的两输入查找表(2-LUT)的示意图； 
图2是典型的可分裂逻辑元件的示意图； 
图3是另一个典型的可分裂逻辑元件的示意图； 
图4是另一个典型的可分裂逻辑元件的示意图； 
图5是另一个典型的可分裂逻辑元件的示意图； 
图6是另一个典型的可分裂逻辑元件的示意图； 
图7是另一个典型的可分裂逻辑元件的示意图； 
图8是典型的作为2∶1复用器树使用的4∶1复用器的示意图； 
图9是另一个典型的可分裂逻辑元件的示意图；以及 
图10典型数据处理系统的框图。 
具体实施方式
参考图1，图1描述了典型的两个输入的查找表(2-LUT)100。2-LUT 100包括连接到2∶1复用器104、106的存储器元件102。尤其，每个存储器元件102可以保存一个数据位(例如，1或0)，并且每个存储器元件结合以提供数据位给复用器104、106。如图1所示，复用器104、106的控制输入端连接到输入端110。复用器104、106的输出端连接到2∶1复用器108。复用器108的控制输入端连接到输入端112。因此，输入端110、112可以用于选择存储器元件102中的任意一个作为2-LUT 100的输出端114。 
参考图2，图2描述了可分裂逻辑元件(fracturable logicelement)200的第一个典型的实施例。逻辑元件200包括四个2-LUT 202、204、206和208和六个输入端210、212、214、216、218和220的组合。每个2-LUT 202、204、206和208包括四个存储器元件。因此，逻辑元件200包括总共十六个存储器元件，存储器元件也称为LUT掩模。为了更进一步的描述可分裂逻辑元件，见专利申请号：10/364310，题目为可分裂查找表和逻辑元件(FRACTURABLE LOOKUP TABLE AND LOGIC ELEMENT)，在2003年2月10日提交的美国专利申请，在此作为引用全部包括进来。 
逻辑元件200包括控制电路222，控制电路222以第一模式和第二模式运行。在控制电路222的第一模式中，逻辑元件200作为单个4-LUT运行，在此用到六个输入端组合的四个和六个输入端中的两个没有用到。在控制电路222的第二模式中，逻辑元件200作为两个3-LUT(例如，第一3-LUT 201和第二3-LUT 203)，在此，六个输入端的第一子组合用于第一3-LUT 201，六个输入端的第二子组合用于第二3-LUT 203，并且在此第一和第二子组合的输入端是不同的。 
特别地，如图2所示，控制电路222包括连接到复用器226、228的控制输入端上的控制位224。输入端210和216连接到复 用器226上。输入端212、214连接到复用器228上。复用器226、228的输出端连接到2-LUT 202、204的输入端。2-LUT 202、204的输出端连接到复用器230的输入端。输入端214、216也连接到2-LUT 206、208的输入端。2-LUT 206、208的输出端连接到复用器242的输入端。通过复用器246，输入端218连接到复用器230的控制输入端。输入端218还连接到复用器242的控制输入端。通过复用器234，复用器242的输出端连接到复用器238的输入端。复用器230的输出端连接到复用器238的另一输入端。通过逻辑门240，输入端220连接到复用器238的控制输入端。 
因此，当控制电路222以第一模式运行时，控制位224控制复用器226、228选择输入端214、216而不是输入端210、212作为复用器226、228的输出端。因此，输入端214、216除了用作2-LUT 206、208的输入端，还用作2-LUT 202、204的输入端。输入端218控制复用器230、242在2-LUT 202、204、206和208的输出端中进行选择。控制位224还控制复用器234选择复用器242的输出端作为复用器234的输出端。通过逻辑门240，输入端220控制复用器238在复用器230的输出端和复用器234的输出端之间选择。因此，输出线(output line)234输出四个输入端214、216、218和220的组合输出。 
当控制电路222以第二模式运行时，控制位224控制复用器226、228选择输入端210、212而不是输入端214、216作为复用器226、228的输出端。因此，输入端210、212用作2-LUT 202、204的输入端。通过复用器246，输入端218控制复用器230在2-LUT 202、204的输出之间选择。因此，输出线(output line)232输出三个输入端210、212和218的组合输出。 
此外，当控制电路222以第二模式运行时，输入端214、216被用作2-LUT 206、208的输入端。输入端220控制复用器236在2-LUT 206、208的输出之间选择。控制位224选择复用器 236的输出作为复用器234的输出。控制位224通过逻辑门240还控制复用器238选择复用器234的输出作为复用器238的输出。因此，输出线(output line)234输出三个输出端214、216和220的组合输出。 
在本典型实施例中，逻辑元件200包括运算电路243以执行一位运算(one-bit arithmetic)。如图2所示，运算电路243包括连接到复用器246的输入端的进位链输入端(Cin)244，进位链输入端(Cin)244由前面的逻辑元件(previous logicelement)产生。控制位248控制复用器246在输入端218和进位链输入端244之间选择。复用器246的输出控制复用器230。因此，在运算模式中，复用器230可以产生基于2-LUT 202、204的输入端和进位链输入端244的算术和。另外，如图2的描述，进位链输入端244控制复用器250产生进位链输出(Cout)252，进位链输出(Cout)端252接入后面的逻辑元件。 
在本典型实施例中，逻辑元件200包括触发器254以在输出线(output line)256上产生寄存输出(registered output)。如图2的描述，触发器254接收时钟信号258，并且触发器254的数据输入端连接到复用器260的输出端。控制位262控制复用器260在复用器230和复用器238的输出之间选择，复用器230输出三个输入端210、212、218的组合输出，复用器238输出四个输入端214、216、218和220的组合输出。因此，输出线(outputline)256输出三个输入端210、212和218的寄存输出(registered output)或四个输入端214、216、218和220的寄存输出(registered output)。 
参考图3，描述了逻辑元件200的第二典型实施例。逻辑元件200的第二典型实施例包括第一典型实施例的特点，并且具有增加的3∶1复用器302、304以减少输出线(output line)的数量，从3个输出线减少到两个输出线，这样可以减少所需驱动器的数量。如图3的描述，复用器302、304每个都连接到输出 线232、234和256。因此，在输出线306、308上的复用器302、304的输出各自可以在输出线232、234和256中选择。 
参考图4，图4描述了逻辑元件200的第三典型实施例。逻辑元件200的第三典型实施例包括第一典型实施例的特点，并且具有增加的逻辑门402以执行4∶1复用模式。如图4所示，逻辑门402为一个或门，且具有连接到控制位224、404的输入端和连接到逻辑门240的输入端以及复用器234的控制输入端的输出端。 
为了在4∶1复用模式中运行，控制位224控制复用器226、228以选择输入端210、212。通过复用器246，输入端218控制复用器230以在输入端210、212之间选择。输入端218还控制复用器242在输入端214、216之间选择。正确设置控制位404以控制复用器234选择复用器242的输出作为到复用器234的输出，并且强制输入端220通过逻辑门240控制复用器238。因此，输入端220控制复用器238以在复用器230(输入端210、212)的输出和复用器234(输入端214、216)的输出之间选择。需要注意，复用器(例如，复用器226)的顺序可以修改因此在维持SRAM结构位的对偶运算时，该控制行为是可能的。 
参考图5，描述了逻辑元件200的第四典型实施例。逻辑元件200的第四典型实施例包括第三典型实施例的特点，并且具有增加的复用器302、304以减少输出线的数量，从三个输出线减少到两个输出线，这样减少所需驱动器的数量。如图5的描述，复用器302、304每个都连接到输出线232、234和256上。因此，在输出线306、308上的复用器302、304的输出各自被从输出线232、234和256中选择。 
参考图6，图6描述了逻辑元件200的第五典型实施例。逻辑元件200的第五典型实施例包括第三典型实施例的特点，但是还具有包括加法电路600、602以执行两位运算的运算电路243。逻辑元件200的第五典型实施例还包括第二触发器626和第四输 出线628。 
加法电路600包括异或门(XOR)604，异或门具有连接到输入端210、212的输入端。复用器606的输入端接收异或门604的输出和经过反相器608反相的异或门604输出。复用器606的控制输入端连接到进位链输入端244。因此，在运算模式中，复用器606可以产生基于输入端210、212和进位链输入端244的算术和。复用器610的输入端连接到复用器606和复用器230的输出端。复用器610的控制输入端连接到控制位612。因此，控制位612控制复用器610在由复用器606产生的和与复用器230的输出之间选择。 
加法电路602包括异或门616，异或门616的输入端连接到输入端214、216。复用器618的输入端接收异或门616的输出和经过反相器620的反相的异或门616的输出。因此，在运算模式中，复用器618可以产生基于输入端214和216的算术和。复用器622的输入端连接到复用器618和复用器236的输出端。复用器622的控制输入端连接到控制位624。因此，控制位624控制复用器622在由复用器618产生的和与复用器236的输出之间选择。 
在本典型实施例中，逻辑元件200包括第二触发器626以在输出线628上产生第二寄存输出。如图6的描述，触发器626接收时钟信号258，并且触发器626的数据输入端连接到复用器630的输出端。控制位632控制复用器630以在复用器610和复用器238的输出之间选择。 
参考图7，图7描述了逻辑元件200的第六典型实施例。在本典型实施例中，逻辑元件200可以执行两个四输入逻辑函数，两个四输入逻辑功能共享2-LUT 202、204、206和208的逻辑元件/LUT掩模。 
如图7所示，在本典型实施例中，第一4∶1复用器702接收每个2-LUT 202、204、206和208的输入。第二4∶1复用器 704也接收每个2-LUT 202、204、206和208的输入。控制电路222包括连接到复用器708、710的控制输入端的控制位706。输入端210、218连接到复用器708的输入端。复用器708的输入端连接到2-LUT 202、204的输入端。2-LUT 202、204的输出端连接到4∶1复用器702、704。输入端218也连接到复用器710的输入端。复用器710的输出端连接到4∶1复用器702的控制输入端。输入端220连接到4∶1复用器702的另一个控制输入端。 
控制电路222还包括连接到复用器714、716的控制输入端的控制位712。输入端212、216连接到复用器714的输入端。复用器714的输出端连接到2-LUT 206、208的输入端。2-LUT 206、208的输出端连接到4∶1复用器702、704。输入端216连接到4∶1复用器704的控制输入端。输入端214连接到4∶1复用器704的另一个控制输入端。 
当控制电路222以第一模式运行时，控制位706控制复用器708以选择输入端210而不是输入端218作为复用器708的输出。控制位712控制复用器714选择输入端212作为复用器714的输出。因此，除了用作2-LUT 202、204的输入端外，输入端210、212还用作2-LUT 206、208的输入端。控制位706控制复用器710选择输入端218作为复用器710的输出端。因此，4∶1复用器702由输入端218、220控制，并且4∶1复用器702的输出是四个输入端210、212、218和220的组合输出。此外，控制位712控制复用器716选择输入端216作为复用器716的输出端。因此，4∶1复用器702由输入端214、216控制，并且4∶1复用器704的输出是四个输入端210、212、214和216的组合输出。 
当控制电路222在第二模式中运行时，控制位706控制复用器708选择输入端218而不是输入端210作为复用器708的输出端。因此，输入端212、218用作2-LUT 202、204的输入端。输入端220控制4∶1复用器702。因此，4∶1复用器702的输出 是三个输入端212、218和220的组合输出。 
此外，当控制电路222在第二模式运行时，控制位712控制复用器714选择输入端216作为复用器714的输出端。因此，输入端210、216用作2-LUT 206、208的输入端。输入端214控制4∶1复用器704。因此，4∶1复用器704的输出是三个输入端210、214和216的组合输出。 
应该认识到，每个4∶1复用器702、704可以实现为多个2∶1复用器的树型结构。例如，参考图8，4∶1复用器702可以实现为三个2∶1复用器802、804、806的树。复用器802的输入端分别连接到2-LUT 202(图7)和2-LUT 204(图7)的输出端。复用器804的输入端分别连接到2-LUT 204(图7)和2-LUT 208(图7)的输出端。复用器802、804的控制输入端连接到输入端218。复用器802、804的输出端连接到复用器806的输入端。复用器806的控制输入端连接到输入端220。 
对于共享的LUT掩模的附加的描述，见专利申请号10/810117，题目为综合性逻辑元件，于2004年3月25日提交的美国专利申请，在此该专利作为引用全部包括进来，和专利申请号为10/351026，题目为具有共享查找表的逻辑电路，于2003年1月24日提交的美国专利，在此该专利作为引用全部包括进来。 
参考图9，描述了逻辑元件200的第七典型实施例。逻辑元件200的第七典型实施例包括第六典型实施例的特点，并且具有增加的复用器902以执行4∶1复用模式。如图9的描述，复用器902在控制位904的控制下在输入端210和输入端214之间选择。 
为了在4∶1复用模式中运行，控制位706控制复用器708选择输入端210。控制位904控制复用器902选择输入端214。控制位712控制复用器714选择输入端216。因此输入端210、212、214和216用作4∶1复用器702的输入端。输入端218、 220控制4∶1复用器702。 
参考图10，图10描述了典型的数据处理系统1000。数据处理系统1000包括PLD 1010，PLD 1010可以包括如上面所讨论的逻辑元件200的实施例。PLD 1010包括多个逻辑阵列块(LAB)，例如示出的LAB 1012。(仅仅示出了一个LAB以避免过度复杂化附图。)LAB 1012包括多个逻辑元件，例如示出的逻辑元件200。(仅仅示出了一个逻辑元件以避免过度复杂化附图。)数据处理系统1000可以包括一个或多个下面的元件：处理器1040；存储器1050；输入/输出(I/O)电路1020；和外围设备1030。这些元件通过系统总线1060连接起来并且组装在电路板1070上，电路板1070位于终端用户系统1080内。 
数据处理系统1000可以用于很多种应用中，例如计算机网络、数据网络、仪器仪表(instrumentation)、视频处理、数字信号处理或任何其它期望使用可编程逻辑或可重复编程逻辑优点的应用中。PLD 1010可用于执行多种不同的逻辑功能。例如，PLD 1010可以作为处理器或控制器，处理器或控制器与处理器1040(或，在可选的实施例中，PLD本身作为单独的系统处理器)联合工作。PLD 1010还可以用作判别器以判别系统1000内的共享资源的访问。然而在另一个例子中，PLD 1010可以作为处理器1040和系统1000内的其它元件中的一个之间的界面。需要注意，系统1000仅仅是用于示例的。 
尽管描述了多种典型实施例，可以理解本领域技术人员可以做多种修改和改动。 

Claims (23)

1.一种可分裂逻辑元件，其特征在于，包括：
第一、第二、第三和第四两输入查找表2-LUT，其中每个2-LUT包括四个存储器元件，每个存储器元件配置为保存一个数据位；
一个六输入组合；以及
配置为工作在第一模式和第二模式下的控制电路，
其中，当所述控制电路工作在第一模式时，利用所述六输入组合中的四个和所述第一、第二、第三和第四2-LUT产生第一组合输出，
其中，当所述控制电路工作在第二模式时，利用所述六输入组中的三个的第一子组合和所述第一、第二2-LUT产生第二组合输出，以及
当所述控制电路工作在第二模式时，利用所述六输入组合中的三个的第二子组合和所述第三、第四2-LUT产生第三组合输出，所述第一和第二子组合是所述六输入组合的不相交子组合。
2.根据权利要求1所述的可分裂逻辑元件，其特征在于，还包括：
第一复用器，具有连接到所述六输入组合的第一和第四输入的输入和连接到所述第一和第二2-LUT的输出；
第二复用器，具有连接到所述六输入组合的第二和第三输入的输入和连接到所述第一和第二2-LUT的输出；
其中，所述控制电路连接到第一和第二复用器的控制输入端，
其中，当所述控制电路工作在第一模式时，所述第一和第二复用器选择第四和第三输入作为从所述第一和第二复用器到所述第一和第二2-LUT的输出，以及
其中，当所述控制电路工作在第二模式时，所述第一和第二复用器选择第一和第二输入作为从所述第一和第二复用器到所述第一和第二2-LUT的输出。
3.根据权利要求2所述的可分裂逻辑元件，其特征在于，还包括：
复用器体系，连接到第一、第二、第三和第四2-LUT，其中，当控制电路工作在第二模式时，第一、第二、第三和第四输入被复用器体系复用，六输入组合中的第五和第六输入用作复用器体系的控制输入。
4.根据权利要求3所述的可分裂逻辑元件，其特征在于，所述复用器体系包括：
第三复用器，具有连接到所述第一和第二2-LUT的输入端和一个连接到所述第五输入端的控制输入端；
第四复用器，具有连接到所述第三和第四2-LUT的输入端和一个连接到所述第五输入端的控制输入端；
第五复用器，具有连接到所述第三和第四复用器的输入端和一个连接到所述第六输入端的控制输入端。
5.根据权利要求4所述的可分裂逻辑元件，其特征在于，还包括：
第六复用器，具有连接到所述第三和第四2-LUT的输入端和一个连接到所述第六输入端的控制输入端；
第七复用器，连接在所述第四和第五复用器之间，其输入端连接到所述第四和第六复用器；
第一逻辑门，连接到所述第七复用器的控制输入端；以及
第二逻辑门，连接到所述第五复用器的控制输入端，其输入端则连接到所述第一逻辑门和所述第六输入端。
6.根据权利要求1所述的可分裂逻辑元件，其特征在于，还包括：
运算电路，具有连接到前面的逻辑元件的进位链输入端，和连接到后面的逻辑元件的进位链输出端，其中，所述运算电路配置为基于所述第一和第二2-LUT的输出端和所述进位链输入端产生算术和。
7.根据权利要求1所述的可分裂逻辑元件，其特征在于，还包括：
第一加法电路，连接到进位链输入端和所述六输入组合的第一和第四输入端，其中，所述第一加法电路基于所述进位链输入端和所述六输入组合的第一和第四输入端产生算术和。
第二加法电路，连接到所述六输入组合的第三和第四输入端，其中，第二加法电路基于所述六输入组合的第三和第四输入端产生算术和。
8.根据权利要求1所述的可分裂逻辑元件，其特征在于，还包括：
触发器，连接到所述第一、第二、第三和第四2-LUT的输出端，以利用所述六输入组合的四个生成第一寄存输出，或利用六输入组合的三个的第一子组合生成第二寄存输出。
9.根据权利要求8所述的可分裂逻辑元件，其特征在于，还包括：
第一输出线，连接到所述第一和第二2-LUT的输出端；
第二输出线，连接到所述第一、第二、第三和第四2-LUT的输出端；
第三输出线，连接到所述触发器；
第一复用器，具有连接到所述第一、第二、第三输出线的输入端；
第二复用器，具有连接到所述第一、第二、第三输出线的输入端。
10.根据权利要求1所述的可分裂逻辑元件，还包括：
第一4:1复用器，具有连接到所述第一、第二、第三和第四2-LUT的输入端；以及
第二4:1复用器，具有连接到所述第一、第二、第三和第四2-LUT的输入端。
11.根据权利要求10所述的可分裂逻辑元件，其特征在于，还包括：
第一复用器，具有与所述六输入组合的第五和第一输入连接的输入端和连接到所述第一和第二2-LUT的输出端；以及
第二复用器，具有与所述六输入组合的第二和第四输入连接的输入端和连接到所述第三和第四2-LUT的输出端，
其中，当所述控制电路工作在第一模式时，所述第一4:1复用器产生所述六输入组合的第一、第二、第五和第六输入的第一组合输出，并且所述第二4:1复用器产生所述六输入组合的第一、第二、第三和第四输入的第一组合输出，以及
其中，当控制电路工作在第二模式时，所述第一4:1复用器产生所述六输入组合的第二、第五和第六输入的第二组合输出，并且所述第二4:1复用器产生所述六输入组合的第一、第三和第四输入的第三组合输出。
12.根据权利要求11所述的可分裂逻辑元件，还包括：
第三复用器，具有与所述第一和第三输入连接的输入端，其中，当所述第一复用器将所述六输入组合的第一输入输出到所述第一2-LUT并且所述第二复用器将所述六输入组合的第四输入输出到所述第四2-LUT并且所述第三复用器将所述六输入组合的第三输入输出到所述第三2-LUT时，所述第一4:1复用器将所述第一、第二、第三和第四输入复用而所述第五和第六输入作为第一4:1复用器的控制输入使用。
13.根据权利要求10所述的可分裂逻辑元件，其特征在于，所述第一4:1复用器是2:1复用器树。
14.一种可编程逻辑装置，其特征在于，包括：
根据权利要求1的逻辑元件。
15.一种数据处理系统，其特征在于，包括：
根据权利要求14的可编程逻辑装置。
16.一种可分裂逻辑元件，其特征在于，包括：
第一、第二、第三和第四两输入查找表2-LUT，其中每个2-LUT包括四个存储器元件，每个存储器元件配置为保存一个数据位；
一个六输入组合；
一组复用器，所述复用器具有连接到所述六输入组合的四个的输入端，并且具有连接到所述第一、第二、第三和第四2-LUT中至少两个的输出端；以及
连接到所述复用器组并且配置为工作在第一模式和第二模式下的控制电路，
其中，当所述控制电路工作在第一模式时，利用所述六输入组合中的四个和所述第一、第二、第三和第四2-LUT产生第一组合输出，
其中，当所述控制电路工作在第二模式时，利用所述六输入组合中的三个的第一子组合和所述第一、第二2-LUT产生第二组合输出，以及
其中，当所述控制电路工作在第二模式时，利用所述六输入组合中的三个的第二子组合和所述第三、第四2-LUT产生第三组合输出，所述第一和第二子组合是所述六输入组合的不相交子组合。
17.根据权利要求16所述的可分裂逻辑元件，其特征在于，还包括：
第一复用器，具有与所述六输入组合的第一和第四输入连接的输入端和连接到所述第一和第二2-LUT的输出端；
第二复用器，具有连接到所述六输入组合的第二和第三输入的输入端和连接到所述第一和第二2-LUT的输出端；
其中，所述控制电路连接到所述第一和第二复用器的控制输入端，
其中，当所述控制电路工作在第一模式时，所述第一和第二复用器选择所述第四和第三输入作为从所述第一和第二复用器到所述第一和第二2-LUT的输出，以及
其中，当所述控制电路工作在第二模式时，所述第一和第二复用器选择所述第一和第二输入作为从所述第一和第二复用器到所述第一和第二2-LUT的输出。
18.根据权利要求16所述的可分裂逻辑元件，其特征在于，还包括：
第一复用器，具有与所述六输入组合的第五和第一输入连接的输入端和连接到所述第一和第二2-LUT的输出端；以及
第二复用器，具有连接到所述六输入组合的第二和第四输入的输入端和连接到所述第三和第四2-LUT的输出端；
其中，所述控制电路连接到所述第一和第二复用器的控制输入端，
其中，当所述控制电路工作在第一模式时，所述第一和第二复用器选择第一和第二输入作为从所述第一和第二复用器的输出，以及
其中，当所述控制电路工作在第二模式时，所述第一和第二复用器选择第五和第四输入作为从所述第一和第二复用器的输出。
19.根据权利要求18所述的可分裂逻辑元件，其特征在于，还包括：
第一4:1复用器，具有连接到所述第一、第二、第三和第四2-LUT的输入端；以及
第二4:1复用器，具有连接到所述第一、第二、第三和第四2-LUT的输入端，
其中，当所述控制电路工作在第一模式时，所述第一4:1复用器产生所述六输入组合的第一、第二、第五和第六输入的第一组合输出，并且所述第二4:1复用器产生所述六输入组合的第一、第二、第三和第四输入的第一组合输出，以及
其中，当所述控制电路工作在第二模式时，所述第一4:1复用器产生所述六输入组合的第二、第五和第六输入的第二组合输出，并且所述第二4:1复用器产生所述六输入组合的第一、第三和第四输入的第三组合输出。
20.一种制造可分裂逻辑元件的方法，其特征在于，包括：
形成第一、第二、第三和第四两输入查找表2-LUT，其中每个2-LUT包括四个存储器元件，每个存储器元件配置为保存一个数据位；
形成一个六输入线组合；
形成配置为工作在第一模式和第二模式下的控制电路，
其中，当所述控制电路工作在第一模式时，利用所述六输入组合中的四个和所述第一、第二、第三和第四2-LUT产生第一组合输出，
其中，当所述控制电路工作在第二模式时，利用所述六输入组合中的三个的第一子组合和所述第一、第二2-LUT产生第二组合输出，以及
其中，当所述控制电路工作在第二模式时，利用所述六输入组合中的三个的第二子组合和所述第三、第四2-LUT产生第三组合输出，所述第一和第二子组合是六输入组合的不相交子组合。
21.根据权利要求20所述方法，其特征在于，还包括：
将第一复用器的输入连接到所述六输入线组合的第一和第四输入线；
将所述第一复用器的输出连接到所述第一和第二2-LUT的输出；
将第二复用器的输入连接到所述六输入线组合的第二和第三输入线；
将所述第二复用器的输出连接到所述第一和第二2-LUT；以及
将所述控制电路连接到所述第一和第二复用器的控制输入，
其中，当所述控制电路工作在第一模式时，所述第一和第二复用器选择所述第四和第三输入线，以及
其中，当所述控制电路工作在第二模式时，所述第一和第二复用器选择所述第一和第二输入线。
22.根据权利要求20所述方法，其特征在于，还包括：
将第一复用器的输入与所述六输入线组合的第五和第一输入线连接；
将所述第一复用器的输出连接到所述第一和第二2-LUT；
将第二复用器的输入连接到所述六输入线组合的第二和第四输入线；
将所述第二复用器的输出连接到所述第三和第四2-LUT；并且
将所述控制电路连接到所述第一和第二复用器的控制输入端，
其中，当所述控制电路工作在第一模式时，所述第一和第二复用器选择所述第一和第二输入线，以及
其中，当所述控制电路工作在第二模式时，所述第一和第二复用器选择所述第五和第四输入线。
23.根据权利要求22所述方法，其特征在于，还包括：
将第一4:1复用器的输入连接到所述第一、第二、第三和第四2-LUT；以及
将第二4:1复用器的输入连接到所述第一、第二、第三和第四2-LUT，
其中，当所述控制电路工作在第一模式时，所述第一4:1复用器和第二4:1复用器产生所述第一组合输出，以及
其中，当所述控制电路工作在第二模式时，所述第一4:1复用器产生所述第二组合输出，并且所述第二4:1复用器产生所述第三组合输出。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902864B1 (en) * 2005-12-01 2011-03-08 Altera Corporation Heterogeneous labs
US7812633B1 (en) * 2006-04-03 2010-10-12 Altera Corporation Apparatus and method for the arithmetic over-ride of look up table outputs in a programmable logic device
US7812635B1 (en) 2006-05-08 2010-10-12 Altera Corporation Programmable logic device architecture with the ability to combine adjacent logic elements for the purpose of performing high order logic functions
US7394287B1 (en) * 2007-05-21 2008-07-01 Altera Corporation Programmable logic device having complex logic blocks with improved logic cell functionality
US7459932B1 (en) * 2007-05-24 2008-12-02 Altera Corporation Programmable logic device having logic modules with improved register capabilities
WO2010106738A1 (ja) * 2009-03-18 2010-09-23 日本電気株式会社 再構成可能な論理回路
JP5618275B2 (ja) * 2011-06-12 2014-11-05 独立行政法人産業技術総合研究所 Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路
US8519740B2 (en) 2012-01-06 2013-08-27 Altera Corporation Integrated circuits with shared interconnect buses
CN103259528A (zh) * 2012-02-17 2013-08-21 京微雅格（北京）科技有限公司 一种异构可编程逻辑结构的集成电路
US8581624B2 (en) 2012-03-29 2013-11-12 Altera Corporation Integrated circuits with multi-stage logic regions
US9571103B2 (en) 2012-05-25 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Lookup table and programmable logic device including lookup table
WO2014125979A1 (en) * 2013-02-13 2014-08-21 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
US9916131B2 (en) 2013-10-02 2018-03-13 The Penn State Research Foundation Techniques and devices for performing arithmetic
CN103762974B (zh) * 2014-01-26 2016-09-14 无锡中微亿芯有限公司 多功能可配置的六输入查找表结构
EP3157171B1 (en) * 2015-10-15 2020-06-03 Menta Logic block architecture for programmable gate array
US10312918B2 (en) * 2017-02-13 2019-06-04 High Performance Data Storage And Processing Corporation Programmable logic design
US10530397B2 (en) * 2017-07-17 2020-01-07 Texas Instruments Incorporated Butterfly network on load data return
US11256476B2 (en) 2019-08-08 2022-02-22 Achronix Semiconductor Corporation Multiple mode arithmetic circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747480B1 (en) * 2002-07-12 2004-06-08 Altera Corporation Programmable logic devices with bidirect ional cascades
US20040155676A1 (en) * 2003-02-11 2004-08-12 Sinan Kaptanoglu Fracturable incomplete look up table for area efficient logic elements
CN1540865A (zh) * 2003-02-10 2004-10-27 阿尔特拉公司 可分裂的查找表及逻辑元件

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580785B2 (ja) * 2001-06-29 2004-10-27 株式会社半導体理工学研究センター ルックアップテーブル、ルックアップテーブルを備えるプログラマブル論理回路装置、および、ルックアップテーブルの構成方法
US6798240B1 (en) * 2003-01-24 2004-09-28 Altera Corporation Logic circuitry with shared lookup table
US7185035B1 (en) * 2003-10-23 2007-02-27 Altera Corporation Arithmetic structures for programmable logic devices
US7176716B2 (en) * 2003-12-24 2007-02-13 Viciciv Technology Look-up table structure with embedded carry logic
US7167022B1 (en) * 2004-03-25 2007-01-23 Altera Corporation Omnibus logic element including look up table based logic elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747480B1 (en) * 2002-07-12 2004-06-08 Altera Corporation Programmable logic devices with bidirect ional cascades
CN1540865A (zh) * 2003-02-10 2004-10-27 阿尔特拉公司 可分裂的查找表及逻辑元件
US20040155676A1 (en) * 2003-02-11 2004-08-12 Sinan Kaptanoglu Fracturable incomplete look up table for area efficient logic elements

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