JP5360194B2 - 再構成可能な論理回路 - Google Patents

Description

本発明は、再構成可能な論理回路に関する。

再構成可能な論路回路（再構成可能アレイ）は、プログラマブルセルをアレイ状に配列して構成される。そして、各プログラマブルセルは、多様な演算を行うロジックブロックと、ロジックブロックの入出力間をコンフィギュレーションデータに応じてプログラマブルに接続するプログラマブルルーティングリソースを含む。

図１９は、特許文献１に開示されている再構成可能な論理回路のロジックブロック２００である。特許文献１に開示されているロジックブロックは、全加算器２３０の引数入力ＡとＢに、前置ロジック２２０Ａと２２０Ｂの出力２２１Ａと２２１Ｂをそれぞれ接続した構成である。全加算器２３０において、ＣＩはキャリ入力（２３１）、ＣＯはキャリ出力（２３２）、Ｓは加算出力（２３３）である。

前置ロジック２２０（前置ロジック２２０Ａと２２０Ｂをまとめて前置ロジック２２０と記載する。）は、前置ロジックの入力２１０Ａ、２１０Ｂを入力している。前置ロジック２２０は、多様な論理演算を行うことができるブロックである。入力数があまり多くない比較的小規模な論理演算の場合は、２つの前置ロジック２２０Ａと２２０Ｂ、及び全加算器２３０の機能を組み合わせることで、一つのロジックブロック２００で論理回路を実現することができる。

一方、ある程度以上の入力数を持つ大規模な論理演算の場合は、一つのロジックブロックで論理回路を実現することは困難である。この場合は、図２０に示すような、複数のロジックブロック２００_ｉが接続された論理回路を用いる。図２０に示す論理回路は、複数のロジックブロック２００_ｉ（ｉは整数）のキャリ出力ＣＯとキャリ入力ＣＩが縦続接続されており、リップルキャリを構成している。これにより、多ビットの全加算器が形成される。

図２０において、各ロジックブロック２００_ｉ（ｉは整数）の一方の前置ロジック２２０Ｂを、固定論理値０または１を出力するように設定する。例えば、各全加算器２３０の引数入力Ｂに、図２１に示すような固定論理値を与えるように設定すると、図２１は図２２と等価な回路になる。この理由は、全加算器２３０の１つの入力に固定論理値０を与えると、キャリ出力ＣＯは残りの２つの入力の論理積を出力し、全加算器２３０の１つの入力に固定論理値１を与えるとキャリ出力ＣＯは残りの２つの入力の論理和を出力するからである。このようにして、図２２に示すような、複数の前置ロジック２２０を論理積や論理和で縦続接続した回路を構成することができる。

特許第３１８５７２７号公報

しかしながら、背景技術で説明したリップルキャリを利用した論理回路構成では、２つの前置ロジック２２０Ａ、２２０Ｂのうち一つしか有効に使われていない。その理由は、２つの前置ロジック２２０Ａ、２２０Ｂのうちの一つを固定論理値の生成に使用する必要があるからである。例えば、図２１に示す回路では、前置ロジック２２０Ｂを固定論理値の生成回路として使用しているため、２つの前置ロジックのうち前置ロジック２２０Ａしか演算に使用することができない。

よって本発明の目的は、ロジックブロックを構成する前置ロジックを有効に利用することである。

本発明にかかる再構成可能な論理回路は、全加算器と、コンフィギュレーションデータに基づき複数の論理演算を行う２つの前置ロジックと、１種類以上の論理演算が可能な拡張論理ブロックと、を備える複数のロジックブロックを有し、前記２つの前置ロジックの出力は、各々、前記全加算器の２つの引数入力に接続され、前記全加算器のキャリ出力は前記拡張論理ブロックに接続され、前記全加算器のキャリ入力には、前記コンフィギュレーションデータに基づき固定論理値を含む複数の信号から選択された一つが入力され、前記拡張論理ブロックの出力に応じて他のロジックブロックの前記拡張論理ブロックが出力信号を生成する。

本発明にかかる再構成可能な論理回路により、ロジックブロックを構成する前置ロジックを有効に利用することができる。

実施の形態１にかかる再構成可能な論理回路を示す図である。 実施の形態１にかかる再構成可能な論理回路を構成するプログラマブルセルを示す図である。 実施の形態１にかかるプログラマブルセルを構成するレジスタブロックを示す図である。 実施の形態１にかかる再構成可能な論理回路を構成するプログラマブルセルの別の構成例を示す図である。 実施の形態１にかかるプログラマブルセルを構成するロジックブロックを示す図である。 実施の形態１にかかるロジックブロックを構成する前置ブロックを示す図である。 前置ロジックの入力と論理機能の対応表である。 実施の形態１にかかるロジックブロックを構成する全加算器を示す図である。 全加算器の入力と論理機能の対応表である。 実施の形態１にかかるロジックブロックを構成する拡張論理ブロックを示す図である。 複数のロジックブロックを結合した場合を示す図である。 図１１に示す回路において、多入力論理演算を実現する例を示す図である。 図１２に示す回路の等価回路を示す図である。 拡張論理ブロックの別の構成例を示す図である。 図１４に示す拡張論理ブロックの入力と論理機能の対応表である。 拡張論理ブロックの更に別の構成例を示す図である。 図１６に示す拡張論理ブロックの入力と論理機能の対応表である。 実施の形態２にかかるプログラマブルセルを構成するロジックブロックを示す図である。拡張論理ブロックを介さないキャリ伝播経路を設けたロジックブロック列の例を示す。 背景技術にかかる再構成可能な論理回路を構成するロジックブロックを示す図である。 背景技術にかかる複数のロジックブロックをキャリによって縦続接続した図である。 図２０に示す回路において、多入力論理演算を実現する例を示す図である。 図２１に示す回路の等価回路を示す図である。

実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本実施の形態にかかる再構成可能な論理回路（再構成可能アレイともいう）を示す図である。１_ｉ_ｊはプログラマブルセルであり、ｉとｊはセルの位置の座標を表す整数である。アレイのサイズは任意であってよい。また、それぞれのプログラマブルセルは水平配線２_ｉ_ｊｈと垂直配線２_ｉ_ｊｖで接続されている。

図２は、本実施の形態にかかる再構成可能な論理回路を構成するプログラマブルセルを示す図である。プログラマブルセル１は、種々の演算を行うロジックブロック１００と、その出力ＯＵＴ１、ＯＵＴ２の各々に接続されたレジスタブロック１４０_１、１４０_２と、プログラマブルスイッチブロック１３０とを含む。プログラマブルスイッチブロック１３０は、各レジスタブロック１４０_１、１４０_２の出力７０_１、７０_２と、ロジックブロック１００の入力１２０と、配線２_ｉ_ｊｈ、２_ｉ_（ｊ−１）ｈ、２_ｉ_ｊｖ、２_（ｉ−１）_ｊｖの間をプログラマブルに接続する。

レジスタブロック１４０（レジスタブロック１４０Ａと１４０Ｂをまとめてレジスタブロック１４０と記載する。）は、図３に示すように、コンフィギュレーションメモリ５に基づき出力７０が選択されるマルチプレクサ４と、レジスタ３を含む構成である。レジスタブロック１４０は、コンフィギュレーションメモリ５に保持されるコンフィギュレーションデータに応じて、レジスタブロック１４０の入力７１、またはレジスタ３を経由した入力７１を、出力７０として選択できる。

図４は、本実施の形態にかかる再構成可能な論理回路を構成するプログラマブルセルの別の構成例を示す図である。図２に示す例と異なり、ロジックブロック１００の２つの出力ＯＵＴ１、ＯＵＴ２のうち一方をマルチプレクサ４で選択し、選択された信号７１をレジスタブロック１４０の入力７１にする。ＯＵＴ１、ＯＵＴ２のいずれを選択するかはコンフィギュレーションメモリ５の内容により決定される。

図５は、本実施の形態にかかるプログラマブルセルを構成するロジックブロックを示す図である。ロジックブロック１００は、全加算器３０と、２つの前置ロジック２０Ａ、２０Ｂと、拡張論理ブロック６０を含む。前置ロジック２０Ａ、２０Ｂの出力２１Ａ、２１Ｂは全加算器３０の引数入力Ａ、Ｂにそれぞれ接続され、全加算器３０のキャリ出力３２は、拡張論理ブロック６０の一方の入力Ｃに接続される。

拡張論理ブロック６０の出力６２と、全加算器３０の出力３３が、図２あるいは図４におけるロジックブロック１００の出力ＯＵＴ１とＯＵＴ２に対応する。拡張論理ブロック６０の入力６１と、前置ロジック２０Ａ、２０Ｂの入力１０Ａ、１０Ｂと、全加算器３０のキャリ入力３１が、図２あるいは図４におけるロジックブロック１００の入力ＩＮ（１２０）に対応する。

図６は、本実施の形態にかかるロジックブロックを構成する前置ブロックを示す図である。この前置ロジック２０（前置ロジック２０Ａと２０Ｂをまとめて前置ロジック２０と記載する。）は、マルチプレクサ４の出力に排他的論理ゲート６を接続したものであり、入力１０に与える信号を変えることで、多様な論理演算を行うことが出来る。

図７は、前置ロジックの各入力端子Ｉ０、Ｉ１、Ｉ２、Ｉ３へ入力する入力信号と、当該入力信号に対応する論理機能を示す表である。各行において、０はその端子に固定論理値０を、１はその端子に固定論理値１を与えることを意味する。×はその端子が論理機能に影響しない（ドントケア）ことを意味する。入力端子名が書かれているものは、その入力端子がそのまま論理機能の入力となることを意味する。図７に示す表には、すべての２入力論理機能が含まれている。このように、図６に示す前置ロジック２０は、各入力端子Ｉ０、Ｉ１、Ｉ２、Ｉ３へ入力する入力信号によって多様な論理演算を行うことができる。

図８は、本実施の形態にかかるロジックブロックを構成する全加算器３０を示す図である。また、図９は、図８に示す全加算器の入力（Ａ、Ｂ、ＣＩ）と論理機能の対応表である。図９の表に示すように、入力端子Ａ、Ｂ、ＣＩのいずれか一つに固定論理値０を与えると、キャリ出力ＣＯと加算出力Ｓにはそれぞれ、残りの入力の論理積と排他的論理和が出力される。また、入力端子Ａ、Ｂ、ＣＩのいずれか一つに固定論理値１を与えると、キャリ出力ＣＯと加算出力Ｓにはそれぞれ、残りの入力の論理和と排他的否定論理和が出力される。このように、全加算器３０は入力端子Ａ、Ｂ、ＣＩへ与える入力信号によって種々の論理演算を行うことが出来る。

よって、前置ロジック２０と全加算器３０は種々の論理演算を行うことができるため、図５のロジックブロック１００の出力３２と３３には、それらを組み合わせた多様な論理演算結果を出力することが出来る。このとき、前置ロジック２０と全加算器３０に種々の論理演算を行わせるために、図２または図４に示すスイッチブロック１３０は、入力１０Ａ、１０Ｂ、３１の各配線に固定論理値０または１を与えたり、他のいずれかの配線上の信号を与えたりする。このような入力信号の与え方は、スイッチブロック１３０に含まれるコンフィギュレーションメモリに保持されるコンフィギュレーションデータで設定される。

また、図５に示す前置ロジック２０は複数の論理演算をプログラム可能な回路であればどのような回路でもよい。例えば、前置ロジック２０としてルックアップテーブルを用いてもよい。Ｎ入力のルックアップテーブルは、２のＮ乗個のコンフィギュレーションメモリを内蔵し、任意のＮ入力の論理演算を実現することが出来る。
また、図５には、４つの入力端子を有する前置ロジック２０の例を示したが、前置ロジック２０の入力数は任意であってもよい。また、ロジックブロック１００に含まれる二つの前置ロジックはそれぞれが異なる構造であってもよいし、異なる入力数であってもよい。

図１０は、本実施の形態にかかるロジックブロックを構成する拡張論理ブロックを示す図である。拡張論理ブロック６０は、入力ＤとＣの論理積７と論理和８のいずれかを、コンフィギュレーションメモリ５の内容に応じてマルチプレクサ４で選択し、Ｅに出力するものである。図５に示すように、拡張論理ブロック６０の一方の入力Ｃはキャリ出力３２に接続されているため、当該信号と他のロジックブロックからの入力６１との論理積や論理和を生成し出力６２とすることができる。

図１１は、複数のロジックブロックを結合した場合を示す図である。ロジックブロック１００_ｉ（ｉは整数）の拡張論理ブロックの出力６２は、配線６３_ｉによってロジックブロック１００_（ｉ＋１）に付随するスイッチブロック１３０_（ｉ＋１）に伝送される。更に、ロジックブロック１００_（ｉ＋１）に含まれるマルチプレクサ４を介して、ロジックブロック１００_（ｉ＋１）の拡張論理ブロック６０の入力６１に繋がる。

マルチプレクサ４は、前段のロジックブロックからの配線６３_ｉ、配線群２、コンフィギュレーションメモリ５のうち、いずれかをプログラマブルに選択して拡張論理ブロック６０へ出力する。ここで、コンフィギュレーションメモリ５は、固定論理値０または１を生成する場合に使用される。また、マルチプレクサ４がいずれの信号を選択するかは、別のコンフィギュレーションメモリ（図には示していない）の内容で決定される。また、配線６３_ｉは、いくつかのスイッチブロック１３０_ｉを介してもよい。

図１２は、図１１に示す回路において、多入力論理演算を実現する例を示す図である。図１２に示す回路では、図１１に示す回路において、各マルチプレクサ４を配線６３_ｉの信号を選択するようにコンフィギュレーションされている。また、キャリ入力３１には固定論理値０または１が与えられるようにコンフィギュレーションされている。つまり、ロジックブロック１００_１、１００_２のキャリ入力３１には固定論理値０が、ロジックブロック１００_３のキャリ入力３１には固定論理値１が入力されている。

図９の表に示すように、全加算器３０のキャリ入力（ＣＩ）３１に固定論理値０が入力されると、キャリ出力（ＣＯ）３２には引数入力ＡとＢの論理積が出力される。また、全加算器３０のキャリ入力（ＣＩ）３１に固定論理値１が入力されると、キャリ出力（ＣＯ）３２には引数入力ＡとＢの論理和が出力される。したがって、図１２に示す回路は、図１３に示す回路と等価な回路になる。

すなわち、各ロジックブロック１００_１〜１００_３の２つの前置ロジック２０Ａと２０Ｂの出力２１Ａと２１Ｂの論理和あるいは論理積を、拡張論理ブロック６０を介して結合した回路を得ることができる。図１３に示す例では、最上位のロジックブロック１００_３の拡張論理ブロック６０の出力６２が、全回路の論理演算結果となる。図１０に示した例を用いると、拡張論理ブロック６０は論理積または論理和としてプログラムすることができるため、図１３の回路は、多入力の大規模論理演算を実現することができる。

すなわち、図２０に示すような背景技術にかかるリップルキャリを用いたロジックブロック結合法では、各ロジックブロック２００の２つの前置ロジック２２０Ａ、２２０Ｂのうち一方を固定論理値生成に使うため、残り一つの前置ロジックのみしか論理演算に使えなかった（図２１参照）。しかしながら、本実施の形態にかかる論理回路では、拡張論理ブロック６０を設けることで、各ロジックブロック１００が有する２つの前置ロジック２０Ａ、２０Ｂを共に論理演算に使用することができる。よって、背景技術にかかる論理回路に比べて半分のロジックブロック数、すなわちプログラマブルセル数で同等の論理演算を実現することができる。

また、拡張論理ブロック６０は簡単な構造で、プログラマブルセル１のほかの部分に比べて非常に回路面積が小さい。このため、拡張論理ブロック６０を付加したことによるプログラマブルセル１の回路面積の増加はごくわずかである。このように、本発明の実施の形態を用いることにより、背景技術にかかる論理回路と比べて半分近い面積で同じ論理演算を実現することができる。

なお、図１１、図１２、図１３に示す再構成可能な論理回路では、３つのロジックブロック１００_１〜１００_３を接続した例を示したが、結合するロジックブロックの数は２つ以上であればいくつであってもよい。

図１４は、拡張論理ブロック６０の別の構成例を示す図である。図１４に示す拡張論理ブロック６０では、マルチプレクサ４の０側入力（制御端子Ｃに信号０を与えたときに選択される入力）にコンフィギュレーションメモリ５が接続されている。図１４に示す拡張論理ブロック６０では、図１５に示すように、コンフィギュレーションメモリ５の出力値に応じた論理演算を行うことができる。

図１５には、Ｃ端子が論理反転した論理和が含まれているが、論理反転がない論理和は含まれていない。しかしながら、Ｃ端子に接続される演算器の出力は、論理反転されている出力と論理反転されていない出力の両方を生成できる場合が多い。その場合、図１４の拡張論理ブロック６０は実質的に論理反転がない論理和も実現できる。

図５のロジックブロック１００において、すでに説明した前置ロジックの例を用いた場合、拡張論理ブロック６０のＣ端子への出力３２は、論理反転されている出力と論理反転されていない出力の両方を生成できる。

図１６は、拡張論理ブロック６０の更に別の構成例を示す図である。図１６に示す拡張論理ブロック６０では、マルチプレクサ４の１側入力（制御端子Ｃに信号１を与えたときに選択される入力）にコンフィギュレーションメモリ５が接続されている。図１６に示す拡張論理ブロック６０では、図１７に示すように、コンフィギュレーションメモリ５の出力値に応じた論理演算を行うことができる。また、図１４の拡張論理ブロックの場合と同じ理由により、この拡張論理ブロック６０の例も、実質的に論理積と論理和として使うことができる。

図１４、図１６に示す拡張論理ブロック６０は、図１０に示す拡張論理ブロックと実質的に等価な機能を持ち、更に図１０に示す拡張論理ブロックに比べて少ない部品で構成することができる。このため、回路の面積を小さくすることができ、更に処理速度を速くすることができる。

また、拡張論理ブロック６０として、２入力のルックアップテーブルを用いてもよい。この場合、面積や動作速度は前述の例に比べて劣るものの、実現できる論理機能は多くなるという利点がある。

また、図５では、最も簡単な２入力の拡張論理ブロック６０の例を示したが、拡張論理ブロック６０の入力数は２より多くてもよい。

以上で説明したように、本実施の形態にかかるロジックブロックを用いた再構成可能な論理回路よれば、背景技術にかかる回路よりもより小さい面積で、同等の論理機能を実現することができる。その理由は、ロジックブロックを拡張論理ブロックによって結合することにより、ロジックブロック内の二つの前置ロジックを論理演算に利用することができるからである。

つまり、ロジックブロックをキャリチェインで接続する背景技術にかかる方法では、一つの前置ロジックしか論理演算に使うことができなかったが、本実施の形態にかかる論理回路によれば二つの前置ロジックを論理演算に使うことができる。よって、背景技術にかかる論理回路に比べて半分のロジックブロック数で同じ論理機能を実現できる。

実施の形態２．
次に本発明の実施の形態２について説明する。本実施の形態にかかる再構成可能な論理回路では、全加算器のキャリ出力が拡張論理ブロックを介することなく他の全加算器のキャリ入力に接続されている。これ以外は実施の形態１にかかる再構成可能な論理回路と同様であるので重複した説明は省略する。

図５において、拡張論理ブロック６０を論理積としてプログラムし、入力６１に固定論理値１を与えると、拡張論理ブロック６０は全加算器３０のキャリ出力３２をそのまま出力６２に出力することができる。この出力６２を隣接するロジックブロック１００のキャリ入力３１に接続すれば、リップルキャリが形成される。このような方法で多数のロジックブロックを接続することで、多ビット加算器を実現することができる。しかしながら、この方法では、キャリ信号が拡張論理ブロック６０を通らなければならないため、キャリ信号の伝播遅延が大きくなるという問題がある。この問題を回避する本実施の形態にかかる再構成可能な論理回路の回路構成を図１８に示す。

図１８は、ロジックブロック１００_ｉのキャリ出力３２を、ロジックブロック１００_（ｉ＋１）のキャリ入力３１に、拡張論理ブロック６０を介さずに接続する手段を設けた例である（iは整数）。各ロジックブロック１００内のマルチプレクサ４_２は、コンフィギュレーションメモリ５_２の内容に応じて、キャリ入力３１に他のロジックブロックのキャリ出力３２を伝達したり、コンフィギュレーションメモリ５_３からの固定論理値を伝達したりする。

ロジックブロック１００のキャリ出力３２は、拡張論理ブロック６０を介さずに他のロジックブロックのマルチプレクサ４_２に接続されるため、高速なキャリ信号伝播を実現することができる。なお、図１８では、２つの入力を有するマルチプレクサ４_２を例として説明したが、マルチプレクサ４_２の入力はより多くてもよく、他の信号が入力信号として追加されてもよい。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。

この出願は、２００９年３月１８日に出願された日本出願特願２００９−０６５７４１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明は、再構成可能な論理回路に適用することができる。

１、１_ｉ_ｊ プログラマブルセル
２_ｉ_ｊｈ 水平配線
２_ｉ_ｊｖ 垂直配線
３ レジスタ
４、４_ｉ マルチプレクサ
５、５_ｉ コンフィギュレーションメモリ
６、６_ｉ 排他的論理和
７ 論理積
８ 論理和
１０、１０Ａ、１０Ｂ 前置ロジックの入力
２０、２０Ａ、２０Ｂ 前置ロジック
２１、２１Ａ、２１Ｂ 前置ロジックの出力
３０ 全加算器
３１ 全加算器のキャリ入力
３２ 全加算器のキャリ出力
３３ 全加算器の加算出力
６０ 拡張論理ブロック
６１ 拡張論理ブロックの入力
６２ 拡張論理ブロックの出力
６３_ｉ 拡張論理ブロックの出力を他のロジックブロックに接続する配線
１００、１００_ｉ ロジックブロック
１２０ ロジックブロックの入力
１３０、１３０_ｉ スイッチブロック
１４０、１４０_ｉ レジスタブロック

Claims (10)

1. 全加算器と、コンフィギュレーションデータに基づき複数の論理演算を行う２つの前置ロジックと、１種類以上の論理演算が可能な拡張論理ブロックと、を備える複数のロジックブロックと、
   前記複数のロジックブロックの間に設けられた第１のマルチプレクサと、を有し、
   前記２つの前置ロジックの出力は、各々、前記全加算器の２つの引数入力に接続され、
   前記全加算器のキャリ出力は前記拡張論理ブロックに接続され、前記全加算器のキャリ入力には、前記コンフィギュレーションデータに基づき固定論理値を含む複数の信号から選択された一つが入力され、
   前記第１のマルチプレクサは、前段のロジックブロックの拡張論理ブロックの出力を前記拡張論理ブロックの一方の入力に出力可能に構成されており、
   前記拡張論理ブロックは、一方に前記第１のマルチプレクサの出力を入力し、他方に前記全加算器の前記キャリ出力を入力し、入力した前記第１のマルチプレクサの出力および前記全加算器の前記キャリ出力の論理演算結果を出力する、再構成可能な論理回路。
2. 前記前置ロジックは第２のマルチプレクサと排他的論理和ゲートを含む、請求項１に記載の再構成可能な論理回路。
3. 前記前置ロジックは複数の入力を有するルックアップテーブルである、請求項１に記載の再構成可能な論理回路。
4. 前記複数の信号は他の前記全加算器のキャリ出力を含む、請求項１乃至３のいずれか一項に記載の再構成可能な論理回路。
5. 前記拡張論理ブロックは、前記コンフィギュレーションデータに応じて二種類以上の論理演算を行うことができる、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。
6. 前記拡張論理ブロックは、前記全加算器の前記キャリ出力と前記第１のマルチプレクサの出力との論理積演算、または前記全加算器の前記キャリ出力が論理反転された出力と前記第１のマルチプレクサの出力との論理積演算を行うことができる、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。
7. 前記拡張論理ブロックは、前記全加算器の前記キャリ出力と前記第１のマルチプレクサの出力との論理和演算、または前記全加算器の前記キャリ出力が論理反転された出力と前記第１のマルチプレクサの出力との論理和演算を行うことができる、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。
8. 前記拡張論理ブロックは論理積ゲートと論理和ゲートと第３のマルチプレクサとコンフィギュレーションメモリとを含み、前記第３のマルチプレクサは前記コンフィギュレーションメモリの内容に応じて前記論理積ゲートと前記論理和ゲートのいずれかの出力を選択して出力する、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。
9. 前記拡張論理ブロックは第４のマルチプレクサとコンフィギュレーションメモリを含み、前記第４のマルチプレクサの一方の入力に前記コンフィギュレーションメモリが接続されている、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。
10. 前記拡張論理ブロックは少なくとも２つの入力を有するルックアップテーブルである、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。

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