WO2010106738A1 - 再構成可能な論理回路 - Google Patents

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中谷正吾
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日本電気株式会社
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    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables

Definitions

  • the present invention relates to a reconfigurable logic circuit.
  • Reconfigurable logic circuit (reconfigurable array) is configured by arranging programmable cells in an array.
  • Each programmable cell includes a logic block that performs various operations and a programmable routing resource that programmably connects the input and output of the logic block according to configuration data.
  • FIG. 19 shows a logic block 200 of a reconfigurable logic circuit disclosed in Patent Document 1.
  • the logic block disclosed in Patent Document 1 has a configuration in which the outputs 221A and 221B of the pre-logics 220A and 220B are connected to the argument inputs A and B of the full adder 230, respectively.
  • CI is a carry input (231)
  • CO is a carry output (232)
  • S is an addition output (233).
  • the pre-logic 220 (the pre-logics 220A and 220B are collectively referred to as the pre-logic 220) inputs the pre-logic inputs 210A and 210B.
  • the prefix logic 220 is a block that can perform various logical operations. In the case of a relatively small-scale logic operation in which the number of inputs is not so large, a logic circuit is realized by one logic block 200 by combining the functions of the two pre-logics 220A and 220B and the full adder 230. Can do.
  • one front logic 220B of each logic block 200_i (i is an integer) is set to output a fixed logic value 0 or 1.
  • FIG. 21 becomes a circuit equivalent to FIG. This is because when a fixed logical value 0 is given to one input of the full adder 230, the carry output CO outputs a logical product of the remaining two inputs, and a fixed logical value 1 is input to one input of the full adder 230. This is because the carry output CO outputs the logical sum of the remaining two inputs.
  • a circuit in which a plurality of pre-logics 220 are cascade-connected with logical products or logical sums as shown in FIG. 22 can be configured.
  • the prefix logic 220B is used as a fixed logic value generation circuit, and therefore, only the prefix logic 220A of the two prefix logics can be used for the operation.
  • an object of the present invention is to effectively use the front logic constituting the logic block.
  • a reconfigurable logic circuit includes a full adder, two pre-logics that perform a plurality of logical operations based on configuration data, and an extended logic block that can perform one or more types of logical operations.
  • One input selected from a plurality of signals including a fixed logic value based on the configuration data is input to the carry input of the full adder, and the expansion logic of another logic block is output according to the output of the expansion logic block.
  • the block generates an output signal.
  • the reconfigurable logic circuit according to the present invention makes it possible to effectively use the pre-logic constituting the logic block.
  • FIG. 1 is a diagram illustrating a reconfigurable logic circuit according to a first embodiment
  • 1 is a diagram showing a programmable cell that constitutes a reconfigurable logic circuit according to a first embodiment
  • FIG. 3 is a diagram illustrating a register block configuring the programmable cell according to the first embodiment.
  • FIG. 6 is a diagram illustrating another configuration example of a programmable cell configuring the reconfigurable logic circuit according to the first embodiment.
  • FIG. 3 is a diagram illustrating a logic block configuring the programmable cell according to the first embodiment.
  • FIG. 3 is a diagram showing a front block constituting the logic block according to the first embodiment. It is a correspondence table
  • FIG. 3 is a diagram illustrating a full adder constituting the logic block according to the first embodiment. It is a correspondence table of the input of a full adder and a logic function.
  • FIG. 3 is a diagram illustrating an extended logic block configuring the logic block according to the first embodiment. It is a figure which shows the case where a some logic block is couple
  • FIG. 12 is a diagram illustrating an example of realizing a multi-input logical operation in the circuit illustrated in FIG. 11. It is a figure which shows the equivalent circuit of the circuit shown in FIG. It is a figure which shows another structural example of an extended logic block.
  • FIG. 15 is a correspondence table between inputs and logical functions of the extended logical block shown in FIG. 14.
  • FIG. 15 is a correspondence table between inputs and logical functions of the extended logical block shown in FIG. 14.
  • FIG. 17 is a correspondence table between inputs and logical functions of the extended logical block shown in FIG. 16. It is a figure which shows the logic block which comprises the programmable cell concerning Embodiment 2.
  • FIG. An example of a logic block sequence provided with a carry propagation path not passing through an extended logic block is shown. It is a figure which shows the logic block which comprises the reconfigurable logic circuit concerning a background art. It is the figure which cascade-connected several logic blocks concerning background art by a carry. It is a figure which shows the example which implement
  • FIG. 1 is a diagram illustrating a reconfigurable logic circuit (also referred to as a reconfigurable array) according to the present embodiment.
  • 1_i_j is a programmable cell, and i and j are integers representing the coordinates of the position of the cell. The size of the array may be arbitrary.
  • Each programmable cell is connected by a horizontal wiring 2_i_jh and a vertical wiring 2_i_jv.
  • FIG. 2 is a diagram showing a programmable cell constituting the reconfigurable logic circuit according to the present embodiment.
  • the programmable cell 1 includes a logic block 100 that performs various operations, register blocks 140_1 and 140_2 connected to outputs OUT1 and OUT2, respectively, and a programmable switch block 130.
  • the programmable switch block 130 is connected between the outputs 70_1 and 70_2 of the register blocks 140_1 and 140_2, the input 120 of the logic block 100, and the wirings 2_i_jh, 2_i_ (j-1) h, 2_i_jv, and 2_ (i-1) _jv. Connect programmably.
  • the register block 140 (the register blocks 140A and 140B are collectively referred to as a register block 140) includes a multiplexer 4 in which an output 70 is selected based on the configuration memory 5 and a register 3, as shown in FIG. It is.
  • the register block 140 can select the input 71 of the register block 140 or the input 71 via the register 3 as the output 70 according to the configuration data held in the configuration memory 5.
  • FIG. 4 is a diagram showing another configuration example of the programmable cell constituting the reconfigurable logic circuit according to the present embodiment. Unlike the example shown in FIG. 2, one of the two outputs OUT 1 and OUT 2 of the logic block 100 is selected by the multiplexer 4, and the selected signal 71 is used as the input 71 of the register block 140. Which one of OUT1 and OUT2 is selected is determined by the contents of the configuration memory 5.
  • FIG. 5 is a diagram showing a logic block constituting the programmable cell according to the present embodiment.
  • the logic block 100 includes a full adder 30, two pre-logics 20A and 20B, and an extended logic block 60.
  • the outputs 21A and 21B of the pre-logics 20A and 20B are connected to the argument inputs A and B of the full adder 30, respectively.
  • the carry output 32 of the full adder 30 is connected to one input C of the extended logic block 60. .
  • the output 62 of the extended logic block 60 and the output 33 of the full adder 30 correspond to the outputs OUT1 and OUT2 of the logic block 100 in FIG.
  • the input 61 of the extended logic block 60, the inputs 10A and 10B of the pre-logics 20A and 20B, and the carry input 31 of the full adder 30 correspond to the input IN (120) of the logic block 100 in FIG. .
  • FIG. 6 is a diagram showing a front block constituting the logic block according to the present embodiment.
  • the pre-logic 20 (the pre-logics 20A and 20B are collectively referred to as the pre-logic 20) is obtained by connecting an exclusive logic gate 6 to the output of the multiplexer 4, and changes the signal applied to the input 10. Thus, various logical operations can be performed.
  • FIG. 7 is a table showing input signals input to the input terminals I0, I1, I2, and I3 of the front logic and logic functions corresponding to the input signals.
  • 0 means that a fixed logic value 0 is given to the terminal
  • 1 means that a fixed logic value 1 is given to the terminal.
  • X means that the terminal does not affect the logic function (don't care).
  • an input terminal name is written, it means that the input terminal is directly input to a logic function.
  • the table shown in FIG. 7 includes all 2-input logic functions.
  • the pre-logic 20 shown in FIG. 6 can perform various logical operations according to the input signals input to the input terminals I0, I1, I2, and I3.
  • FIG. 8 is a diagram showing the full adder 30 constituting the logic block according to the present embodiment.
  • FIG. 9 is a correspondence table between the inputs (A, B, CI) of the full adder shown in FIG. 8 and logic functions. As shown in the table of FIG. 9, when a fixed logical value 0 is given to any one of the input terminals A, B, and CI, the carry output CO and the addition output S are exclusive of the logical product of the remaining inputs, respectively. A logical sum is output. Further, when a fixed logical value 1 is given to any one of the input terminals A, B, and CI, a logical sum of the remaining inputs and an exclusive negative logical sum are output to the carry output CO and the addition output S, respectively. . As described above, the full adder 30 can perform various logical operations according to the input signals applied to the input terminals A, B, and CI.
  • the pre-logic 20 and the full adder 30 can perform various logical operations, various logical operation results obtained by combining them can be output to the outputs 32 and 33 of the logic block 100 of FIG. I can do it.
  • the switch block 130 shown in FIG. 2 or FIG. 1 is given or a signal on any other wiring is given. How to give such an input signal is set by configuration data held in a configuration memory included in the switch block 130.
  • the pre-logic 20 shown in FIG. 5 may be any circuit as long as it can program a plurality of logical operations.
  • a look-up table may be used as the prefix logic 20.
  • the N-input look-up table incorporates 2 N configuration memories, and can implement an arbitrary N-input logical operation.
  • FIG. 5 shows an example of the pre-logic 20 having four input terminals, but the number of inputs of the pre-logic 20 may be arbitrary.
  • the two pre-logics included in the logic block 100 may have different structures or different numbers of inputs.
  • FIG. 10 is a diagram showing an extended logic block constituting the logic block according to the present embodiment.
  • the extended logical block 60 selects either the logical product 7 or the logical sum 8 of the inputs D and C by the multiplexer 4 according to the contents of the configuration memory 5 and outputs it to E.
  • E contents of the configuration memory 5
  • FIG. 5 since one input C of the extended logical block 60 is connected to the carry output 32, a logical product or logical sum of the signal and the input 61 from another logic block is generated and output 62 is obtained. It can be.
  • FIG. 11 is a diagram showing a case where a plurality of logic blocks are combined.
  • the output 62 of the extended logic block of the logic block 100_i (i is an integer) is transmitted to the switch block 130_ (i + 1) associated with the logic block 100_ (i + 1) through the wiring 63_i. Furthermore, it is connected to the input 61 of the extended logic block 60 of the logic block 100_ (i + 1) via the multiplexer 4 included in the logic block 100_ (i + 1).
  • the multiplexer 4 programmably selects any one of the wiring 63_i, the wiring group 2, and the configuration memory 5 from the preceding logic block and outputs the selected one to the extended logic block 60.
  • the configuration memory 5 is used when a fixed logical value 0 or 1 is generated.
  • which signal the multiplexer 4 selects is determined by the contents of another configuration memory (not shown in the figure).
  • the wiring 63_i may pass through several switch blocks 130_i.
  • FIG. 12 is a diagram showing an example of realizing a multi-input logic operation in the circuit shown in FIG.
  • each multiplexer 4 is configured to select the signal of the wiring 63_i.
  • the carry input 31 is configured to be given a fixed logical value 0 or 1. That is, the fixed logic value 0 is input to the carry input 31 of the logic blocks 100_1 and 100_2, and the fixed logic value 1 is input to the carry input 31 of the logic block 100_3.
  • a circuit in which the logical sum or logical product of the outputs 21A and 21B of the two pre-logics 20A and 20B of each of the logic blocks 100_1 to 100_3 is coupled via the extended logic block 60 can be obtained.
  • the output 62 of the extended logic block 60 of the highest logic block 100_3 is the logical operation result of all circuits.
  • the circuit of FIG. 13 can realize a large-scale logical operation with multiple inputs.
  • one of the two pre-logics 220A and 220B of each logic block 200 is used for the generation of the fixed logic value. Only one prefix logic could be used for logical operations (see FIG. 21).
  • the logic circuit according to the present embodiment by providing the extended logic block 60, it is possible to use both the two pre-logics 20A and 20B included in each logic block 100 for the logical operation. Therefore, it is possible to realize an equivalent logical operation with half the number of logic blocks, that is, the number of programmable cells compared to the logic circuit according to the background art.
  • the extended logic block 60 has a simple structure and has a very small circuit area compared to other parts of the programmable cell 1. For this reason, the increase in the circuit area of the programmable cell 1 due to the addition of the extended logic block 60 is negligible. As described above, by using the embodiment of the present invention, the same logical operation can be realized in an area nearly half that of the logic circuit according to the background art.
  • FIG. 14 is a diagram showing another configuration example of the extended logical block 60.
  • the configuration memory 5 is connected to the 0-side input of the multiplexer 4 (the input selected when the signal 0 is given to the control terminal C).
  • a logical operation according to the output value of the configuration memory 5 can be performed as shown in FIG.
  • FIG. 15 includes a logical sum in which the C terminal is logically inverted, but does not include a logical sum without logical inversion.
  • the output of the arithmetic unit connected to the C terminal can generate both an output that is logically inverted and an output that is not logically inverted.
  • the extended logical block 60 of FIG. 14 can also realize a logical sum substantially without logical inversion.
  • the output 32 to the C terminal of the extended logic block 60 includes both an output that is logically inverted and an output that is not logically inverted. Can be generated.
  • FIG. 16 is a diagram illustrating still another configuration example of the extended logical block 60.
  • the configuration memory 5 is connected to one side input of the multiplexer 4 (input selected when the signal 1 is given to the control terminal C).
  • a logical operation according to the output value of the configuration memory 5 can be performed as shown in FIG.
  • this example of the extended logical block 60 can also be used substantially as a logical product and a logical sum.
  • the extended logic block 60 shown in FIGS. 14 and 16 has substantially the same function as the extended logic block shown in FIG. 10, and can be configured with fewer parts than the extended logic block shown in FIG. For this reason, the area of the circuit can be reduced, and the processing speed can be further increased.
  • a two-input lookup table may be used as the extended logic block 60.
  • the area and the operation speed are inferior to the above-described example, there is an advantage that more logic functions can be realized.
  • FIG. 5 shows an example of the simplest two-input extended logical block 60
  • the number of inputs of the extended logical block 60 may be more than two.
  • an equivalent logic function can be realized with a smaller area than the circuit according to the background art.
  • the reason is that two pre-logics in the logic block can be used for a logical operation by combining the logic blocks with an extended logic block.
  • Embodiment 2 a second embodiment of the present invention will be described.
  • the carry output of the full adder is connected to the carry input of another full adder without going through the extended logic block.
  • the rest of the configuration is the same as that of the reconfigurable logic circuit according to the first embodiment, and a duplicate description is omitted.
  • FIG. 5 when the extended logical block 60 is programmed as a logical product and given a fixed logical value 1 to the input 61, the extended logical block 60 can output the carry output 32 of the full adder 30 to the output 62 as it is. When this output 62 is connected to the carry input 31 of the adjacent logic block 100, a ripple carry is formed.
  • a multi-bit adder can be realized by connecting a large number of logic blocks in this way.
  • FIG. 18 shows a circuit configuration of a reconfigurable logic circuit according to this embodiment that avoids this problem.
  • FIG. 18 is an example in which means for connecting the carry output 32 of the logic block 100_i to the carry input 31 of the logic block 100_ (i + 1) without passing through the extended logic block 60 is provided (i is an integer).
  • the multiplexer 4_2 in each logic block 100 transmits a carry output 32 of another logic block to the carry input 31 or transmits a fixed logic value from the configuration memory 5_3 according to the contents of the configuration memory 5_2. To do.
  • the carry output 32 of the logic block 100 is connected to the multiplexer 4_2 of another logic block without passing through the extended logic block 60, high-speed carry signal propagation can be realized.
  • the multiplexer 4_2 having two inputs has been described as an example in FIG. 18, the multiplexer 4_2 may have more inputs, and other signals may be added as input signals.
  • the present invention can be applied to a reconfigurable logic circuit.

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Abstract

　ロジックブロックを構成する前置ロジックを有効に利用することができる再構成可能な論理回路を提供することである。本発明にかかる再構成可能な論理回路は、全加算器（３０）と、コンフィギュレーションデータに基づき複数の論理演算を行う２つの前置ロジック（２０）と、１種類以上の論理演算が可能な拡張論理ブロック（６０）と、を備える複数のロジックブロック（１００）を有する。前置ロジックの出力（２１Ａ、２１Ｂ）は、各々、全加算器（３０）の２つの引数入力（Ａ、Ｂ）に接続される。全加算器（３０）のキャリ出力（ＣＯ）は拡張論理ブロック（６０）に接続される。全加算器（３０）のキャリ入力（ＣＩ）には、コンフィギュレーションデータに基づき固定論理値を含む複数の信号から選択された一つが入力され、拡張論理ブロックの出力に応じて他のロジックブロックの拡張論理ブロックが出力信号を生成する。

Description

再構成可能な論理回路
　本発明は、再構成可能な論理回路に関する。
　再構成可能な論路回路（再構成可能アレイ）は、プログラマブルセルをアレイ状に配列して構成される。そして、各プログラマブルセルは、多様な演算を行うロジックブロックと、ロジックブロックの入出力間をコンフィギュレーションデータに応じてプログラマブルに接続するプログラマブルルーティングリソースを含む。
　図１９は、特許文献１に開示されている再構成可能な論理回路のロジックブロック２００である。特許文献１に開示されているロジックブロックは、全加算器２３０の引数入力ＡとＢに、前置ロジック２２０Ａと２２０Ｂの出力２２１Ａと２２１Ｂをそれぞれ接続した構成である。全加算器２３０において、ＣＩはキャリ入力（２３１）、ＣＯはキャリ出力（２３２）、Ｓは加算出力（２３３）である。
　前置ロジック２２０（前置ロジック２２０Ａと２２０Ｂをまとめて前置ロジック２２０と記載する。）は、前置ロジックの入力２１０Ａ、２１０Ｂを入力している。前置ロジック２２０は、多様な論理演算を行うことができるブロックである。入力数があまり多くない比較的小規模な論理演算の場合は、２つの前置ロジック２２０Ａと２２０Ｂ、及び全加算器２３０の機能を組み合わせることで、一つのロジックブロック２００で論理回路を実現することができる。
　一方、ある程度以上の入力数を持つ大規模な論理演算の場合は、一つのロジックブロックで論理回路を実現することは困難である。この場合は、図２０に示すような、複数のロジックブロック２００_ｉが接続された論理回路を用いる。図２０に示す論理回路は、複数のロジックブロック２００_ｉ（ｉは整数）のキャリ出力ＣＯとキャリ入力ＣＩが縦続接続されており、リップルキャリを構成している。これにより、多ビットの全加算器が形成される。
　図２０において、各ロジックブロック２００_ｉ（ｉは整数）の一方の前置ロジック２２０Ｂを、固定論理値０または１を出力するように設定する。例えば、各全加算器２３０の引数入力Ｂに、図２１に示すような固定論理値を与えるように設定すると、図２１は図２２と等価な回路になる。この理由は、全加算器２３０の１つの入力に固定論理値０を与えると、キャリ出力ＣＯは残りの２つの入力の論理積を出力し、全加算器２３０の１つの入力に固定論理値１を与えるとキャリ出力ＣＯは残りの２つの入力の論理和を出力するからである。このようにして、図２２に示すような、複数の前置ロジック２２０を論理積や論理和で縦続接続した回路を構成することができる。
特許第３１８５７２７号公報
　しかしながら、背景技術で説明したリップルキャリを利用した論理回路構成では、２つの前置ロジック２２０Ａ、２２０Ｂのうち一つしか有効に使われていない。その理由は、２つの前置ロジック２２０Ａ、２２０Ｂのうちの一つを固定論理値の生成に使用する必要があるからである。例えば、図２１に示す回路では、前置ロジック２２０Ｂを固定論理値の生成回路として使用しているため、２つの前置ロジックのうち前置ロジック２２０Ａしか演算に使用することができない。
　よって本発明の目的は、ロジックブロックを構成する前置ロジックを有効に利用することである。
　本発明にかかる再構成可能な論理回路は、全加算器と、コンフィギュレーションデータに基づき複数の論理演算を行う２つの前置ロジックと、１種類以上の論理演算が可能な拡張論理ブロックと、を備える複数のロジックブロックを有し、前記２つの前置ロジックの出力は、各々、前記全加算器の２つの引数入力に接続され、前記全加算器のキャリ出力は前記拡張論理ブロックに接続され、前記全加算器のキャリ入力には、前記コンフィギュレーションデータに基づき固定論理値を含む複数の信号から選択された一つが入力され、前記拡張論理ブロックの出力に応じて他のロジックブロックの前記拡張論理ブロックが出力信号を生成する。
　本発明にかかる再構成可能な論理回路により、ロジックブロックを構成する前置ロジックを有効に利用することができる。
実施の形態１にかかる再構成可能な論理回路を示す図である。 実施の形態１にかかる再構成可能な論理回路を構成するプログラマブルセルを示す図である。 実施の形態１にかかるプログラマブルセルを構成するレジスタブロックを示す図である。 実施の形態１にかかる再構成可能な論理回路を構成するプログラマブルセルの別の構成例を示す図である。 実施の形態１にかかるプログラマブルセルを構成するロジックブロックを示す図である。 実施の形態１にかかるロジックブロックを構成する前置ブロックを示す図である。 前置ロジックの入力と論理機能の対応表である。 実施の形態１にかかるロジックブロックを構成する全加算器を示す図である。 全加算器の入力と論理機能の対応表である。 実施の形態１にかかるロジックブロックを構成する拡張論理ブロックを示す図である。 複数のロジックブロックを結合した場合を示す図である。 図１１に示す回路において、多入力論理演算を実現する例を示す図である。 図１２に示す回路の等価回路を示す図である。 拡張論理ブロックの別の構成例を示す図である。 図１４に示す拡張論理ブロックの入力と論理機能の対応表である。 拡張論理ブロックの更に別の構成例を示す図である。 図１６に示す拡張論理ブロックの入力と論理機能の対応表である。 実施の形態２にかかるプログラマブルセルを構成するロジックブロックを示す図である。拡張論理ブロックを介さないキャリ伝播経路を設けたロジックブロック列の例を示す。 背景技術にかかる再構成可能な論理回路を構成するロジックブロックを示す図である。 背景技術にかかる複数のロジックブロックをキャリによって縦続接続した図である。 図２０に示す回路において、多入力論理演算を実現する例を示す図である。 図２１に示す回路の等価回路を示す図である。
　実施の形態１．
　以下、図面を参照して本発明の実施の形態について説明する。
　図１は、本実施の形態にかかる再構成可能な論理回路（再構成可能アレイともいう）を示す図である。１_ｉ_ｊはプログラマブルセルであり、ｉとｊはセルの位置の座標を表す整数である。アレイのサイズは任意であってよい。また、それぞれのプログラマブルセルは水平配線２_ｉ_ｊｈと垂直配線２_ｉ_ｊｖで接続されている。
　図２は、本実施の形態にかかる再構成可能な論理回路を構成するプログラマブルセルを示す図である。プログラマブルセル１は、種々の演算を行うロジックブロック１００と、その出力ＯＵＴ１、ＯＵＴ２の各々に接続されたレジスタブロック１４０_１、１４０_２と、プログラマブルスイッチブロック１３０とを含む。プログラマブルスイッチブロック１３０は、各レジスタブロック１４０_１、１４０_２の出力７０_１、７０_２と、ロジックブロック１００の入力１２０と、配線２_ｉ_ｊｈ、２_ｉ_（ｊ－１）ｈ、２_ｉ_ｊｖ、２_（ｉ－１）_ｊｖの間をプログラマブルに接続する。
　レジスタブロック１４０（レジスタブロック１４０Ａと１４０Ｂをまとめてレジスタブロック１４０と記載する。）は、図３に示すように、コンフィギュレーションメモリ５に基づき出力７０が選択されるマルチプレクサ４と、レジスタ３を含む構成である。レジスタブロック１４０は、コンフィギュレーションメモリ５に保持されるコンフィギュレーションデータに応じて、レジスタブロック１４０の入力７１、またはレジスタ３を経由した入力７１を、出力７０として選択できる。
　図４は、本実施の形態にかかる再構成可能な論理回路を構成するプログラマブルセルの別の構成例を示す図である。図２に示す例と異なり、ロジックブロック１００の２つの出力ＯＵＴ１、ＯＵＴ２のうち一方をマルチプレクサ４で選択し、選択された信号７１をレジスタブロック１４０の入力７１にする。ＯＵＴ１、ＯＵＴ２のいずれを選択するかはコンフィギュレーションメモリ５の内容により決定される。
　図５は、本実施の形態にかかるプログラマブルセルを構成するロジックブロックを示す図である。ロジックブロック１００は、全加算器３０と、２つの前置ロジック２０Ａ、２０Ｂと、拡張論理ブロック６０を含む。前置ロジック２０Ａ、２０Ｂの出力２１Ａ、２１Ｂは全加算器３０の引数入力Ａ、Ｂにそれぞれ接続され、全加算器３０のキャリ出力３２は、拡張論理ブロック６０の一方の入力Ｃに接続される。
　拡張論理ブロック６０の出力６２と、全加算器３０の出力３３が、図２あるいは図４におけるロジックブロック１００の出力ＯＵＴ１とＯＵＴ２に対応する。拡張論理ブロック６０の入力６１と、前置ロジック２０Ａ、２０Ｂの入力１０Ａ、１０Ｂと、全加算器３０のキャリ入力３１が、図２あるいは図４におけるロジックブロック１００の入力ＩＮ（１２０）に対応する。
　図６は、本実施の形態にかかるロジックブロックを構成する前置ブロックを示す図である。この前置ロジック２０（前置ロジック２０Ａと２０Ｂをまとめて前置ロジック２０と記載する。）は、マルチプレクサ４の出力に排他的論理ゲート６を接続したものであり、入力１０に与える信号を変えることで、多様な論理演算を行うことが出来る。
　図７は、前置ロジックの各入力端子Ｉ０、Ｉ１、Ｉ２、Ｉ３へ入力する入力信号と、当該入力信号に対応する論理機能を示す表である。各行において、０はその端子に固定論理値０を、１はその端子に固定論理値１を与えることを意味する。×はその端子が論理機能に影響しない（ドントケア）ことを意味する。入力端子名が書かれているものは、その入力端子がそのまま論理機能の入力となることを意味する。図７に示す表には、すべての２入力論理機能が含まれている。このように、図６に示す前置ロジック２０は、各入力端子Ｉ０、Ｉ１、Ｉ２、Ｉ３へ入力する入力信号によって多様な論理演算を行うことができる。
　図８は、本実施の形態にかかるロジックブロックを構成する全加算器３０を示す図である。また、図９は、図８に示す全加算器の入力（Ａ、Ｂ、ＣＩ）と論理機能の対応表である。図９の表に示すように、入力端子Ａ、Ｂ、ＣＩのいずれか一つに固定論理値０を与えると、キャリ出力ＣＯと加算出力Ｓにはそれぞれ、残りの入力の論理積と排他的論理和が出力される。また、入力端子Ａ、Ｂ、ＣＩのいずれか一つに固定論理値１を与えると、キャリ出力ＣＯと加算出力Ｓにはそれぞれ、残りの入力の論理和と排他的否定論理和が出力される。このように、全加算器３０は入力端子Ａ、Ｂ、ＣＩへ与える入力信号によって種々の論理演算を行うことが出来る。
　よって、前置ロジック２０と全加算器３０は種々の論理演算を行うことができるため、図５のロジックブロック１００の出力３２と３３には、それらを組み合わせた多様な論理演算結果を出力することが出来る。このとき、前置ロジック２０と全加算器３０に種々の論理演算を行わせるために、図２または図４に示すスイッチブロック１３０は、入力１０Ａ、１０Ｂ、３１の各配線に固定論理値０または１を与えたり、他のいずれかの配線上の信号を与えたりする。このような入力信号の与え方は、スイッチブロック１３０に含まれるコンフィギュレーションメモリに保持されるコンフィギュレーションデータで設定される。
　また、図５に示す前置ロジック２０は複数の論理演算をプログラム可能な回路であればどのような回路でもよい。例えば、前置ロジック２０としてルックアップテーブルを用いてもよい。Ｎ入力のルックアップテーブルは、２のＮ乗個のコンフィギュレーションメモリを内蔵し、任意のＮ入力の論理演算を実現することが出来る。
　また、図５には、４つの入力端子を有する前置ロジック２０の例を示したが、前置ロジック２０の入力数は任意であってもよい。また、ロジックブロック１００に含まれる二つの前置ロジックはそれぞれが異なる構造であってもよいし、異なる入力数であってもよい。
　図１０は、本実施の形態にかかるロジックブロックを構成する拡張論理ブロックを示す図である。拡張論理ブロック６０は、入力ＤとＣの論理積７と論理和８のいずれかを、コンフィギュレーションメモリ５の内容に応じてマルチプレクサ４で選択し、Ｅに出力するものである。図５に示すように、拡張論理ブロック６０の一方の入力Ｃはキャリ出力３２に接続されているため、当該信号と他のロジックブロックからの入力６１との論理積や論理和を生成し出力６２とすることができる。
　図１１は、複数のロジックブロックを結合した場合を示す図である。ロジックブロック１００_ｉ（ｉは整数）の拡張論理ブロックの出力６２は、配線６３_ｉによってロジックブロック１００_（ｉ＋１）に付随するスイッチブロック１３０_（ｉ＋１）に伝送される。更に、ロジックブロック１００_（ｉ＋１）に含まれるマルチプレクサ４を介して、ロジックブロック１００_（ｉ＋１）の拡張論理ブロック６０の入力６１に繋がる。
　マルチプレクサ４は、前段のロジックブロックからの配線６３_ｉ、配線群２、コンフィギュレーションメモリ５のうち、いずれかをプログラマブルに選択して拡張論理ブロック６０へ出力する。ここで、コンフィギュレーションメモリ５は、固定論理値０または１を生成する場合に使用される。また、マルチプレクサ４がいずれの信号を選択するかは、別のコンフィギュレーションメモリ（図には示していない）の内容で決定される。また、配線６３_ｉは、いくつかのスイッチブロック１３０_ｉを介してもよい。
　図１２は、図１１に示す回路において、多入力論理演算を実現する例を示す図である。図１２に示す回路では、図１１に示す回路において、各マルチプレクサ４を配線６３_ｉの信号を選択するようにコンフィギュレーションされている。また、キャリ入力３１には固定論理値０または１が与えられるようにコンフィギュレーションされている。つまり、ロジックブロック１００_１、１００_２のキャリ入力３１には固定論理値０が、ロジックブロック１００_３のキャリ入力３１には固定論理値１が入力されている。
　図９の表に示すように、全加算器３０のキャリ入力（ＣＩ）３１に固定論理値０が入力されると、キャリ出力（ＣＯ）３２には引数入力ＡとＢの論理積が出力される。また、全加算器３０のキャリ入力（ＣＩ）３１に固定論理値１が入力されると、キャリ出力（ＣＯ）３２には引数入力ＡとＢの論理和が出力される。したがって、図１２に示す回路は、図１３に示す回路と等価な回路になる。
　すなわち、各ロジックブロック１００_１～１００_３の２つの前置ロジック２０Ａと２０Ｂの出力２１Ａと２１Ｂの論理和あるいは論理積を、拡張論理ブロック６０を介して結合した回路を得ることができる。図１３に示す例では、最上位のロジックブロック１００_３の拡張論理ブロック６０の出力６２が、全回路の論理演算結果となる。図１０に示した例を用いると、拡張論理ブロック６０は論理積または論理和としてプログラムすることができるため、図１３の回路は、多入力の大規模論理演算を実現することができる。
　すなわち、図２０に示すような背景技術にかかるリップルキャリを用いたロジックブロック結合法では、各ロジックブロック２００の２つの前置ロジック２２０Ａ、２２０Ｂのうち一方を固定論理値生成に使うため、残り一つの前置ロジックのみしか論理演算に使えなかった（図２１参照）。しかしながら、本実施の形態にかかる論理回路では、拡張論理ブロック６０を設けることで、各ロジックブロック１００が有する２つの前置ロジック２０Ａ、２０Ｂを共に論理演算に使用することができる。よって、背景技術にかかる論理回路に比べて半分のロジックブロック数、すなわちプログラマブルセル数で同等の論理演算を実現することができる。
　また、拡張論理ブロック６０は簡単な構造で、プログラマブルセル１のほかの部分に比べて非常に回路面積が小さい。このため、拡張論理ブロック６０を付加したことによるプログラマブルセル１の回路面積の増加はごくわずかである。このように、本発明の実施の形態を用いることにより、背景技術にかかる論理回路と比べて半分近い面積で同じ論理演算を実現することができる。
　なお、図１１、図１２、図１３に示す再構成可能な論理回路では、３つのロジックブロック１００_１～１００_３を接続した例を示したが、結合するロジックブロックの数は２つ以上であればいくつであってもよい。
　図１４は、拡張論理ブロック６０の別の構成例を示す図である。図１４に示す拡張論理ブロック６０では、マルチプレクサ４の０側入力（制御端子Ｃに信号０を与えたときに選択される入力）にコンフィギュレーションメモリ５が接続されている。図１４に示す拡張論理ブロック６０では、図１５に示すように、コンフィギュレーションメモリ５の出力値に応じた論理演算を行うことができる。
　図１５には、Ｃ端子が論理反転した論理和が含まれているが、論理反転がない論理和は含まれていない。しかしながら、Ｃ端子に接続される演算器の出力は、論理反転されている出力と論理反転されていない出力の両方を生成できる場合が多い。その場合、図１４の拡張論理ブロック６０は実質的に論理反転がない論理和も実現できる。
　図５のロジックブロック１００において、すでに説明した前置ロジックの例を用いた場合、拡張論理ブロック６０のＣ端子への出力３２は、論理反転されている出力と論理反転されていない出力の両方を生成できる。
　図１６は、拡張論理ブロック６０の更に別の構成例を示す図である。図１６に示す拡張論理ブロック６０では、マルチプレクサ４の１側入力（制御端子Ｃに信号１を与えたときに選択される入力）にコンフィギュレーションメモリ５が接続されている。図１６に示す拡張論理ブロック６０では、図１７に示すように、コンフィギュレーションメモリ５の出力値に応じた論理演算を行うことができる。また、図１４の拡張論理ブロックの場合と同じ理由により、この拡張論理ブロック６０の例も、実質的に論理積と論理和として使うことができる。
　図１４、図１６に示す拡張論理ブロック６０は、図１０に示す拡張論理ブロックと実質的に等価な機能を持ち、更に図１０に示す拡張論理ブロックに比べて少ない部品で構成することができる。このため、回路の面積を小さくすることができ、更に処理速度を速くすることができる。
　また、拡張論理ブロック６０として、２入力のルックアップテーブルを用いてもよい。この場合、面積や動作速度は前述の例に比べて劣るものの、実現できる論理機能は多くなるという利点がある。
　また、図５では、最も簡単な２入力の拡張論理ブロック６０の例を示したが、拡張論理ブロック６０の入力数は２より多くてもよい。
　以上で説明したように、本実施の形態にかかるロジックブロックを用いた再構成可能な論理回路よれば、背景技術にかかる回路よりもより小さい面積で、同等の論理機能を実現することができる。その理由は、ロジックブロックを拡張論理ブロックによって結合することにより、ロジックブロック内の二つの前置ロジックを論理演算に利用することができるからである。
　つまり、ロジックブロックをキャリチェインで接続する背景技術にかかる方法では、一つの前置ロジックしか論理演算に使うことができなかったが、本実施の形態にかかる論理回路によれば二つの前置ロジックを論理演算に使うことができる。よって、背景技術にかかる論理回路に比べて半分のロジックブロック数で同じ論理機能を実現できる。
　実施の形態２．
　次に本発明の実施の形態２について説明する。本実施の形態にかかる再構成可能な論理回路では、全加算器のキャリ出力が拡張論理ブロックを介することなく他の全加算器のキャリ入力に接続されている。これ以外は実施の形態１にかかる再構成可能な論理回路と同様であるので重複した説明は省略する。
　図５において、拡張論理ブロック６０を論理積としてプログラムし、入力６１に固定論理値１を与えると、拡張論理ブロック６０は全加算器３０のキャリ出力３２をそのまま出力６２に出力することができる。この出力６２を隣接するロジックブロック１００のキャリ入力３１に接続すれば、リップルキャリが形成される。このような方法で多数のロジックブロックを接続することで、多ビット加算器を実現することができる。しかしながら、この方法では、キャリ信号が拡張論理ブロック６０を通らなければならないため、キャリ信号の伝播遅延が大きくなるという問題がある。この問題を回避する本実施の形態にかかる再構成可能な論理回路の回路構成を図１８に示す。
　図１８は、ロジックブロック１００_ｉのキャリ出力３２を、ロジックブロック１００_（ｉ＋１）のキャリ入力３１に、拡張論理ブロック６０を介さずに接続する手段を設けた例である（iは整数）。各ロジックブロック１００内のマルチプレクサ４_２は、コンフィギュレーションメモリ５_２の内容に応じて、キャリ入力３１に他のロジックブロックのキャリ出力３２を伝達したり、コンフィギュレーションメモリ５_３からの固定論理値を伝達したりする。
　ロジックブロック１００のキャリ出力３２は、拡張論理ブロック６０を介さずに他のロジックブロックのマルチプレクサ４_２に接続されるため、高速なキャリ信号伝播を実現することができる。なお、図１８では、２つの入力を有するマルチプレクサ４_２を例として説明したが、マルチプレクサ４_２の入力はより多くてもよく、他の信号が入力信号として追加されてもよい。
　以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正、組み合わせを含むことは勿論である。
　この出願は、２００９年３月１８日に出願された日本出願特願２００９－０６５７４１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明は、再構成可能な論理回路に適用することができる。
１、１_ｉ_ｊ　プログラマブルセル
２_ｉ_ｊｈ　水平配線
２_ｉ_ｊｖ　垂直配線
３　レジスタ
４、４_ｉ　マルチプレクサ
５、５_ｉ　コンフィギュレーションメモリ
６、６_ｉ　排他的論理和
７　論理積
８　論理和
１０、１０Ａ、１０Ｂ　前置ロジックの入力
２０、２０Ａ、２０Ｂ　前置ロジック
２１、２１Ａ、２１Ｂ　前置ロジックの出力
３０　全加算器
３１　全加算器のキャリ入力
３２　全加算器のキャリ出力
３３　全加算器の加算出力
６０　拡張論理ブロック
６１　拡張論理ブロックの入力
６２　拡張論理ブロックの出力
６３_ｉ　拡張論理ブロックの出力を他のロジックブロックに接続する配線
１００、１００_ｉ　ロジックブロック
１２０　ロジックブロックの入力
１３０、１３０_ｉ　スイッチブロック
１４０、１４０_ｉ　レジスタブロック

Claims (10)

  1. 　全加算器と、コンフィギュレーションデータに基づき複数の論理演算を行う２つの前置ロジックと、１種類以上の論理演算が可能な拡張論理ブロックと、を備える複数のロジックブロックを有し、
    　前記２つの前置ロジックの出力は、各々、前記全加算器の２つの引数入力に接続され、
    　前記全加算器のキャリ出力は前記拡張論理ブロックに接続され、前記全加算器のキャリ入力には、前記コンフィギュレーションデータに基づき固定論理値を含む複数の信号から選択された一つが入力され、前記拡張論理ブロックの出力に応じて次段のロジックブロックの拡張論理ブロックが出力信号を生成する、再構成可能な論理回路。
  2. 　前記前置ロジックはマルチプレクサと排他的論理和ゲートを含む、請求項１に記載の再構成可能な論理回路。
  3. 　前記前置ロジックは複数の入力を有するルックアップテーブルである、請求項１に記載の再構成可能な論理回路。
  4. 　前記複数の信号は他の前記全加算器のキャリ出力を含む、請求項１乃至３のいずれか一項に記載の再構成可能な論理回路。
  5. 　前記拡張論理ブロックは、前記コンフィギュレーションデータに応じて二種類以上の論理演算を行うことができる、請求項１乃至４のいずれか一項に記載の再構成可能な論理回路。
  6. 　前記拡張論理ブロックは、一方に前段の拡張論理ブロックの出力を入力し、他方に前記全加算器の前記キャリ出力を入力し、論理積演算または一方の入力もしくは出力を反転した論理積演算を行うことができる、請求項１乃至５のいずれか一項に記載の再構成可能な論理回路。
  7. 　前記拡張論理ブロックは、少なくとも論理和演算、または一方の入力もしくは出力を反転した論理和演算を行うことができる、請求項１乃至６のいずれか一項に記載の再構成可能な論理回路。
  8. 　前記拡張論理ブロックは論理積ゲートと論理和ゲートとマルチプレクサとコンフィギュレーションメモリとを含み、前記マルチプレクサは前記コンフィギュレーションメモリの内容に応じて前記論理積ゲートと前記論理和ゲートのいずれかの出力を選択して出力する、請求項１乃至７のいずれか一項に記載の再構成可能な論理回路。
  9. 　前記拡張論理ブロックはマルチプレクサとコンフィギュレーションメモリを含み、前記マルチプレクサの一方の入力に前記コンフィギュレーションメモリが接続されている、請求項１乃至７のいずれか一項に記載の再構成可能な論理回路。
  10. 　前記拡張論理ブロックは少なくとも２つの入力を有するルックアップテーブルである、請求項１乃至７のいずれか一項に記載の再構成可能な論理回路。
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