JP6046319B1 - 再構成可能命令セルアレイのシリアル構成 - Google Patents
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Abstract
Description
[0001]本出願は、その全体が参照により本明細書に組み込まれる、2013年9月12日に出願された米国非仮出願第14/025,646号の優先権を主張する。
[0024]図2に、スイッチボックスアレイ200がスイッチボックスの20個の行と20個の列とを備える実施形態を示す。スイッチボックスアレイ200が上側ハーフアレイと下側ハーフアレイとを備えるように、各列は、構成データのシリアルローディングに関して半分に分割される。各ハーフアレイ中のスイッチボックスの各半分の列が、シリアルローディングセットを形成するように適応される。たとえば、下側ハーフアレイにおける1つのシリアルローディングセットがスイッチボックス210からスイッチボックス215にわたる。各ハーフアレイのための構成メモリはハーフアレイのシリアルローディングセットを駆動する。構成メモリ北201は上側ハーフアレイを駆動し、構成メモリ南205は下側ハーフアレイを駆動する。各構成メモリ201および205は、構成ワードをそれの対応するハーフアレイのためのシリアルローディングセットに押し込むように構成される。たとえば、南メモリ205は、スイッチボックス210からスイッチボックス215にわたるシリアルローディングセットに、および下側ハーフアレイに関する残りのシリアルローディングセットに構成ワードを押し込むように構成される。一実施形態では、各構成ワード幅は192ビットである。20個のスイッチボックスの行の構成は、そのような実施形態では、したがって20*192ビットを必要とし、それは3840ビットに等しい。アレイ200中に20個の行があるので、アレイ200のための構成データは、20*3840ビットを備え得、それは約77キロビットに等しい。
例示的な動作方法
構成ワードを再構成可能命令セルアレイのためのスイッチボックスのシリアルローディングセットにシリアルにロードする例示的な方法についてのフローチャートが図5に示される。本方法は、スイッチボックスのシリアルローディングセット中の各スイッチボックスが一連の構成ワードのうちの対応する1つを記憶するまで、シリアルローディングセットに一連の構成ワードをシリアルにシフトする行為500から始まる。たとえば、スイッチボックスのシリアルローディングセットが、第1のスイッチボックス、第2のスイッチボックス、および第3のスイッチボックスとしてシリアルに配置された3つのスイッチボックスを備えると仮定する。対応する一連の構成ワードは、したがって、第1のスイッチボックスのための第1の構成ワード、第2のスイッチボックスのための第2の構成ワード、および第3のスイッチボックスのための第3の構成ワードを備える。本方法は次いで、記憶された対応する構成ワードに応答して各スイッチボックス中の命令セルとスイッチファブリックとを構成する行為505を続ける。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1] 再構成可能命令セルアレイ(RICA)であって、
複数のシリアルローディングセットに編成されたスイッチボックスのアレイを備え、ここにおいて、各シリアルローディングセットに関して、前記対応するスイッチボックスが、第1のスイッチボックスから最後のスイッチボックスへと配置され、各スイッチボックスが、対応する構成ワードに従って両方とも構成可能であるプログラマブル命令セルとスイッチファブリックとを含み、各スイッチボックスが、前記対応する構成ワードを記憶するように構成されたnビットレジスタを含み、ここにおいて、各構成ワードが複数のn個の構成ビットを備え、nが2以上の整数であり、
ここにおいて、各シリアルローディングセットに関する複数の前記nビットレジスタが、RICAクロックのサイクルに応答して前記シリアルローディングセットを通して構成ワードをシリアルにシフトするように構成されたnビットシフトレジスタを形成するように配置される、
再構成可能命令セルアレイ(RICA)。
[C2] 前記スイッチボックスが行および列に配置され、第1の複数の前記シリアルローディングセットにおける前記シリアルローディングセットが各列の上半分を備え、ここにおいて、第2の複数の前記シリアルローディングセットにおける前記シリアルローディングセットが各列の下半分を備える、C1に記載のRICA。
[C3] 前記第1の複数の前記シリアルローディングセットに関する前記構成ワードを記憶するための第1のメモリと、
前記第2の複数の前記シリアルローディングセットに関する前記構成ワードを記憶するための第2のメモリと、
をさらに備える、C2に記載のRICA。
[C4] 前記第1のメモリと前記第2のメモリとがそれぞれ、前記RICAクロックのサイクルに応答してそれらの記憶された構成ワードを前記対応する複数のシリアルローディングセット中に押し込むように構成された、C3に記載のRICA。
[C5] 前記複数のシリアルローディングセットに対応する複数の構成バスをさらに備え、各構成バスは、前記複数の構成ビットに対応する複数の構成ビットの伝導体を備え、各構成ビットの伝導体は、前記対応する構成ビットを伝導するように構成され、ここにおいて、各シリアルローディングセットに関して、前記対応する構成バスが、前記シリアルローディングセットの第1のスイッチボックス中の前記nビットレジスタに関するデータ入力端子に結合される、
C1に記載のRICA。
[C6] 前記RICAクロックのサイクルに応答して前記構成ワードを前記複数の構成バス中に押し込むように構成された構成メモリをさらに備える、C5に記載のRICA。
[C7] 前記構成メモリが、チップ選択信号とアドレス信号とに応答して前記構成ワードを押し込むように構成された、C6に記載のRICA。
[C8] 前記nビットシフトレジスタが、次の状態の構成ワードをシリアルにシフトするように構成され、各スイッチボックスが、更新信号のアサーションに応答して次の状態の構成ワードを現在の状態の構成ワードとして記憶するように構成されたnビットラッチアレイをさらに備える、C1に記載のRICA。
[C9] 各シリアルローディングセットに関して、前記nビットシフトレジスタが、第1のnビットレジスタから最後のnビットレジスタまでわたり、前記nビットラッチアレイが、前記第1のnビットレジスタに対応する第1のnビットラッチから前記最後のnビットレジスタに対応する最後のnビットラッチへわたる、C8に記載のRICA。
[C10] 各シリアルローディングセットについて、各nビットラッチが、前記更新信号の前記アサーションに応答して前記対応するnビットレジスタから現在の状態の構成ワードをラッチするように構成された、C9に記載のRICA。
[C11] スイッチボックスのシリアルローディングセットに関する各スイッチボックスが一連の構成ワードのうちの対応する1つを記憶するまで、前記シリアルローディングセットに前記構成ワードをシリアルにシフトすることと、
前記記憶された対応する構成ワードに応答して各スイッチボックスにおける命令セルとスイッチファブリックとを構成することと、
を備える、方法。
[C12] 前記シリアルローディングに関する前記スイッチボックスが、行および列に配置されたスイッチボックスのアレイの部分であり、前記シリアルローディングセットに前記一連の構成ワードをシリアルにシフトすることが、前記列のうちの1つに沿って前記構成ワードをシリアルにシフトすることを備える、C11に記載の方法。
[C13] 前記一連の構成ワードを前記シリアルにシフトすることが、前記1つの列の半分に沿って前記構成ワードをシリアルにシフトすることを備える、C11に記載の方法。
[C14] 前記一連の構成ワードをシリアルにシフトすることは、各マルチビットレジスタが前記一連における対応する構成ワードを記憶するまで、マルチビットシフトレジスタを通して前記一連の構成ワードをシリアルにシフトすることを備え、ここにおいて、各スイッチボックスが、前記マルチビットシフトレジスタのための対応するマルチビットレジスタを含む、C11に記載の方法。
[C15] 前記一連の構成ワードが一連の次の状態の構成ワードであり、前記方法は、各マルチビットラッチが現在の状態の構成ワードを記憶するように、前記対応する記憶された次の状態の構成ワードを各マルチビットレジスタから対応するマルチビットラッチ中にロードすることをさらに備える、C14に記載の方法。
[C16] 前記ロードすることが更新信号のアサーションに応答する、C15に記載の方法。
[C17] プログラミングメモリから前記一連の構成ワードを取り出すことによって、前記一連の構成ワードを伴う前記マルチビットシフトレジスタを駆動することをさらに備える、C14に記載の方法。
[C18] 再構成可能命令セルアレイ(RICA)であって、
スイッチボックスのシリアルローディングセットに編成されたスイッチボックスのアレイ、ここで、各スイッチボックスが、対応する構成ワードに従って両方とも構成可能であるプログラマブル命令セルとスイッチファブリックとを含む、と、
各スイッチボックスがその対応する構成ワードを記憶するまで、スイッチボックスの各シリアルローディングセットを通して構成ワードをシリアルにシフトするための手段と、
を備える、再構成可能命令セルアレイ。
[C19] スイッチボックスの前記アレイがいくつかの行およびいくつかの列に編成され、スイッチボックスの各シリアルローディングセットにおけるスイッチボックスの数が列の数よりも小さい、C18に記載のRICA。
[C20] 各シリアルローディングセットにおけるスイッチボックスの前記数が、列の前記数の半分である、C19に記載のRICA。
Claims (14)
- 再構成可能命令セルアレイ(RICA)であって、
複数のシリアルローディングセットに編成されたスイッチボックスのアレイを備え、ここにおいて、各シリアルローディングセットに関して、対応するスイッチボックスが、第1のスイッチボックスから最後のスイッチボックスへと配置され、各スイッチボックスが、出力ワードを生成するために入力ワードを処理するように構成可能な専用論理ゲートとスイッチファブリックとを備えるプログラマブル命令セルを含み、それらの両方は、前記プログラマブル命令セルの機能をプログラムし、前記スイッチファブリックを通して前記入力ワードのルーティングをプログラムし、および前記スイッチファブリックを通して前記出力ワードのルーティングをプログラムするように、対応する構成ワードに従って構成可能であり、各スイッチボックスが、前記対応する構成ワードを記憶するように構成されたnビットレジスタを含み、ここにおいて、各構成ワードが複数のn個の構成ビットを備え、nが2以上の整数であり、前記スイッチボックスが、複数の行および複数の列に配置され、ここにおいて、前記複数のシリアルローディングセットが、各列の上半分に配置された第1の複数の前記シリアルローディングセットを備え、および、各列の下半分に配置された第2の複数の前記シリアルローディングセットを備える、
ここにおいて、各シリアルローディングセットに関する複数の前記nビットレジスタが、RICAクロックのサイクルに応答して前記シリアルローディングセットを通して構成ワードをシリアルにシフトするように構成されたnビットシフトレジスタを形成するように配置される、
再構成可能命令セルアレイ(RICA)。 - 前記第1の複数の前記シリアルローディングセットに関する前記構成ワードを記憶するための第1のメモリと、
前記第2の複数の前記シリアルローディングセットに関する前記構成ワードを記憶するための第2のメモリと、
をさらに備える、請求項1に記載のRICA。 - 前記第1のメモリと前記第2のメモリとがそれぞれ、前記RICAクロックのサイクルに応答してそれらの記憶された構成ワードを前記対応する複数のシリアルローディングセットに押し込むように構成された、請求項2に記載のRICA。
- 前記複数のシリアルローディングセットに対応する複数の構成バスをさらに備え、各構成バスは、前記複数の構成ビットに対応する複数の構成ビットの伝導体を備え、各構成ビットの伝導体は、前記対応する構成ビットを伝導するように構成され、ここにおいて、各シリアルローディングセットに関して、前記対応する構成バスが、前記シリアルローディングセットの第1のスイッチボックス中の前記nビットレジスタに関するデータ入力端子に結合される、
請求項1に記載のRICA。 - 前記RICAクロックのサイクルに応答して前記構成ワードを前記複数の構成バスに押し込むように構成された構成メモリをさらに備える、請求項4に記載のRICA。
- 前記構成メモリが、チップ選択信号とアドレス信号とに応答して前記構成ワードを押し込むように構成された、請求項5に記載のRICA。
- 各前記nビットシフトレジスタが、次の状態の構成ワードをシリアルにシフトするように構成され、各スイッチボックスが、更新信号のアサーションに応答して次の状態の構成ワードを現在の状態の構成ワードとして記憶するように構成されたnビットラッチアレイをさらに備える、請求項1に記載のRICA。
- 各シリアルローディングセットに関して、前記シリアルローディングセットの前記nビットシフトレジスタが、第1のnビットレジスタから最後のnビットレジスタまでわたり、前記nビットラッチアレイが、前記第1のnビットレジスタに対応する第1のnビットラッチから前記最後のnビットレジスタに対応する最後のnビットラッチへわたる、請求項7に記載のRICA。
- 各シリアルローディングセットについて、各nビットラッチが、前記更新信号の前記アサーションに応答して前記対応するnビットレジスタから現在の状態の構成ワードをラッチするように構成された、請求項8に記載のRICA。
- 方法であって、
行と列に編成されたスイッチボックスのアレイ、ここにおいて、スイッチボックスの各列の上半分が、スイッチボックスの第1のシリアルローディングセットを備え、ここにおいて、各列の下半分が、スイッチボックスの第2のシリアルローディングセットを備える、について、各第1のシリアルローディングセット中の各スイッチボックスが構成ワードのうちの対応する1つを記憶するまで、各列の各上半分に第1の一連の構成ワードをシリアルにシフトすることと、
各第2のシリアルローディングセット中の各スイッチボックスが前記構成ワードのうちの対応する1つを記憶するまで、各列の各下半分に第2の一連の構成ワードをシリアルにシフトすることと、
各スイッチボックスにおいて、前記記憶された対応する構成ワードに応答して入力ワードを出力ワードに処理する専用論理ゲートを備える命令セルを構成することと、
前記記憶された対応する構成ワードに応答して前記入力および前記出力ワードをルーティングするように各スイッチボックスにおけるスイッチファブリックを構成することと、
を備える、方法。 - 前記第1の一連の構成ワードをシリアルにシフトすることは、マルチビットシフトレジスタを通して前記第1の一連の構成ワードをシリアルにシフトすることを備え、ここにおいて、各マルチビットレジスタが前記一連における対応する構成ワードを記憶するまで、各第1のシリアルローディングセット中の各スイッチボックスが、前記マルチビットシフトレジスタのための対応するマルチビットレジスタを含む、請求項10に記載の方法。
- 前記第1の一連の構成ワードが一連の次の状態の構成ワードであり、前記方法は、各マルチビットラッチが現在の状態の構成ワードを記憶するように、前記対応する記憶された次の状態の構成ワードを各マルチビットレジスタから対応するマルチビットラッチ中にロードすることをさらに備える、請求項11に記載の方法。
- 前記ロードすることが更新信号のアサーションに応答する、請求項12に記載の方法。
- プログラミングメモリから前記第1の一連の構成ワードを取り出すことによって、前記第1の一連の構成ワードを伴う前記マルチビットシフトレジスタを駆動することをさらに備える、請求項11に記載の方法。
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