JP2013514025A - 交差相互接続トポロジを再構成可能な論理セルの相互接続配列及び集積回路 - Google Patents

交差相互接続トポロジを再構成可能な論理セルの相互接続配列及び集積回路 Download PDF

Info

Publication number
JP2013514025A
JP2013514025A JP2012543875A JP2012543875A JP2013514025A JP 2013514025 A JP2013514025 A JP 2013514025A JP 2012543875 A JP2012543875 A JP 2012543875A JP 2012543875 A JP2012543875 A JP 2012543875A JP 2013514025 A JP2013514025 A JP 2013514025A
Authority
JP
Japan
Prior art keywords
logic cell
output
input
logic
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2012543875A
Other languages
English (en)
Other versions
JP2013514025A5 (ja
Inventor
オコナー，イアン
ヤキメズ，ナターリヤ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS filed Critical Centre National de la Recherche Scientifique CNRS
Publication of JP2013514025A publication Critical patent/JP2013514025A/ja
Publication of JP2013514025A5 publication Critical patent/JP2013514025A5/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】本発明は、スイッチボックスを有する周辺接続ネットワークに外部接続され、プログラム可能な入出力ブロックに接続され、論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
【解決手段】論理セル［ｉ，ｊ］は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２）となるように配列され、第１及び第２入出力を含み、論理セルそれぞれの第１入出力は、接続ネットワークに接続され、論理セルそれぞれの第２入出力は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、ｗ＝２となる両列の間で、かつｄ＝２となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、論理関数の論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される。
【選択図】図１

Description

本発明は、複数の入力部、及び入力された論理信号を演算し、出力信号を複数の出力部に出力する、所定の論理関数の実行環境からなる、再構成可能な論理セルの一般的な技術分野に関する。
本発明は、さらに具体的には、プログラム可能な入力／出力ブロックに接続されたスイッチボックス、論理セル間の相互接続ネットワークを含む、ネットワーク又は再構成可能な論理セルの相互接続配列に関する。
集積回路の分野では、製造コストは、集積回路のパターンを描画するのに有用なマスクの設計コストや、集積回路を製造する自動機器（特に、フォトリソグラフィー装置）のコストが要因となっている。これらの製造コストは、基本設計を提案したり、集積回路の小型化を追及する際に、集積回路が複雑なものになるために、一定の間隔で増加する。
マスクのコストを低減するために、この欠点を許容できる範囲内とし、異なるアプリケーションを再利用可能なものとして、プログラム可能又は再構成可能な論理回路が開発された。このようなタイプの基本設計として、例えば、FPGA（Field Programmable Gate Array）回路や、CPLD（Complex Programmable Logic Device）回路や、PLA（Programmable Logic Array）回路がある。
このような再構成可能な論理回路は、例えば、ASICs（Application Specific Integrated Circuits）のように、論理回路に柔軟性を持たせたり、集積回路の複雑な設計を減らすことによって、特に素晴らしい開発を行うことができる。
これらの再構成可能な論理回路は、自由に組み立て可能、かつ相互接続ネットワークに相互接続可能な多くの論理セルを含んでいる。これらの再構成可能な論理セルでは、任意の論理関数を設計することが可能である。
これらの論理セルは、例えば、CNTFET（Carbon Nano Tube FET）装置と同等のホール効果装置や、HFET（Heterostructure FET）部品と組み合わせられるRTD（Resonant Tunneling Diode）部品や、NWFET（NanoWire FET）部品や、DG MOSFET（Dual Gate MOSFET）部品等の、あらゆる技術に用いられている。
例えば、欧州特許出願公開第１１４３３３６号明細書には、接続ネットワークが、８の入力及び８の出力を有し、１６の伝達経路を必要とする複数のセルを含む、FPGA論理回路が記載されている。
また、米国特許第５２９６７５９号明細書には、８の入力及び８の出力を含むセルのネットワーク接続構成が記載されている。
米国特許第７２５３６５８号明細書には、多重経路が形成され、スイッチング要素としてマルチプレクサ及びバッファのような追加回路を必要とする、相互接続構成が接続されたセルが記載されている。
従来、各論理セルは、完全形状を許容するためにスイッチボックスに直接接続されている（例えば、米国特許第５５４３６４０号明細書）。このアプローチは、プログラミング時間を増加させ、単位時間あたりの効率をロスしたり、単位表面積あたりの論理効率をロスしたりして、動的機器／接続表面積率のインフレーションを引き起こす。
このような問題を改善するために、異なるトポロジの論理セルの相互接続配列を示す論文（P-E.GAILLARDON, I.O'CONNOR, J.LIU et al, "Interconnection scheme and associated mapping method of reconfigurable cell matrices based on nanoscale devices", IEEE/ACM International Symposium on Nanoscale Architectures, 2009, p.69-74）を見つけた。
この新しいアプローチは、論理関数の多様性の成功率の要件を満たすように、表面の相対的減少によって使用される面積効率の増加の可能性を与えるアーキテクチャに応じて、論理セルの相互接続ネットワークの面積と比較することによって、ネットワーク又は配列において論理セルをグループ化することを目的にしている。
例えば、論文（J.Greg Nash, "Automatic Latency-Optimal design of FPGA- based Systolic Arrays", Proceedings of the 10th Annual IEEE Symposium on Field-Programmable Custom Computing Machines （FCCM’02）, 2002, p.299）には、２つの方向に沿って互いに接続され、周辺接続ネットワークに接続される論理セルの相互接続配列が記載されている。論理セルの他方の入力の外部接続は、他の次元に沿って作られている間の論理セルの入力のいずれかの外部接続は、一次元に沿って行われている。つまり、配列の論理セルの入力は、この論理セルの入力によって、論理セルへのアクセスを制限する単一の方向に沿ってのみ利用可能である。さらに、このようなトポロジでは、論理深度、すなわち、カスケードで行われる論理演算の数を制限する論理セル間の完全な内部接続を許可していない。
欧州特許出願公開第１１４３３３６号明細書 米国特許第５２９６７５９号明細書 米国特許第７２５３６５８号明細書 米国特許第５５４３６４０号明細書 国際公開第２００９／０１３４２２号
P-E.GAILLARDON, I.O'CONNOR, J.LIU et al, "Interconnection scheme and associated mapping method of reconfigurable cell matrices based on nanoscale devices", IEEE/ACM International Symposium on Nanoscale Architectures, 2009, p.69-74 J.Greg Nash, "Automatic Latency-Optimal design of FPGA- based Systolic Arrays", Proceedings of the 10th Annual IEEE Symposium on Field-Programmable Custom Computing Machines （FCCM’02）, 2002, p.299
本発明の課題は、論理深度が大きな値となる構成にするために、論理セル間の完全な内部接続を維持しながら、両方向に沿う配列の外部接続によって部分的にアクセス許可された論理セルの相互接続配列のトポロジを新たに提供することにある。
本発明は、スイッチボックスを有する周辺ネットワークに接続され、プログラム可能な入力／出力ブロックに接続され、少なくとも１つの論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
本発明によれば、論理セル［ｉ，ｊ］は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２）となるように配列され、それぞれ、第１入力、第２入力、第１出力及び 第２出力を含んでおり、前記論理セルそれぞれの前記第１入力及び前記第１出力は、前記接続ネットワークに接続され、前記論理セルそれぞれの前記第２入力及び 前記第２出力は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、ｗ＝２となる両列の間で、かつｄ＝２となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、前記論理関数の論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される。
本発明の論理セルの相互接続配列は、従来技術と比較して、以下のような効果がある。演算順序の「交差」数は、配列の全側部に少なくとも１つ有する入力及び出力へのアクセス性を向上させる。論理深度の実行関数は、配列の大きさによって限定されるものではない。論理関数の実行方向は、相互接続構造によって限定されるものではない。各論理関数は、複雑性又は異なる複雑性を有していてもよいし、同方向又は異なる方向に同時に実行されてもよい。
本発明の第１態様によれば、
前記相互接続配列は、行（ｉ）がｄ≧２となる数（ｄ）と、列が２と等しくなる数（ｗ）とを含み、
前記交差相互接続トポロジは、内部接続部と、第１行の接続部と、ｄ＝２Ｋ（Ｋ∈Ｎ）となったときの最終行の接続部と、ｄ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終行の接続部と、を備え、
前記内部接続部では、
奇数行の論理セル［ｉ，１］（３＜ｉ＜ｄかつｉ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２入力が、論理セル［ｉ−１，２］の前記第２出力に接続されているとき、偶数行の論理セル［ｉ，１］（２＜ｉ＜ｄかつｉ＝２ＫかつＫ∈Ｎ）それぞれの前記第２入力が、論理セル［ｉ＋１，２］の前記第２出力に接続され、
奇数行の論理セル［ｉ，１］（３＜ｉ＜ｄかつｉ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２出力が、論理セル［ｉ＋１，２］の前記第２入力に接続されているとき、偶数行の論理セル［ｉ，１］（２＜ｉ＜ｄかつｉ＝２ＫかつＫ∈Ｎ）それぞれの前記第２出力が、論理セル［ｉ−１，２］の前記第２入力に接続されており、
前記第１行の接続部は、
論理セル［１，１］の前記第２出力が、論理セル［２，２］の前記第２入力に接続されているとき、論理セル［１，２］の前記第２出力に接続される論理セル［１，１］の前記第２入力と、
論理セル［２，１］の前記第２出力に接続される論理セル［１，２］の前記第２入力と、を有しており、
前記ｄ＝２Ｋ（Ｋ∈Ｎ）となったときの最終行の接続部は、
論理セル［ｄ，１］の前記第２出力が、論理セル［ｄ−１，２］の前記第２入力に接続されているとき、論理セル［ｄ，２］の前記第２出力に接続される論理セル［ｄ，１］の前記第２入力と、
前記論理セル［ｄ−１，１］の前記第２出力に接続される論理セル［ｄ，２］の前記第２入力と、を有しており、
前記ｄ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終行の接続部は、
論理セル［ｄ，１］の前記第２出力が、論理セル［ｄ，２］の前記第２入力に接続されているとき、論理セル［ｄ−１，２］の前記第２出力に接続される論理セル［ｄ，１］の前記第２入力と、
前記論理セル［ｄ−１，１］の前記第２出力に接続される論理セル［ｄ，２］の前記第２入力と、を有している。
本発明の第２態様によれば、
前記相互接続配列は、行（ｉ）がｄ＝２となる数（ｄ）と、列（ｊ）がｗ≧２となる数（ｗ）とを含み、
前記交差相互接続トポロジは、内部接続部と、第１列の接続部と、ｗ＝２Ｋ（Ｋ∈Ｎ）となったときの最終列の接続部と、ｗ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終列の接続部と、を備え、
前記内部接続部では、
奇数列の論理セル［１，ｊ］（３＜ｊ＜ｗかつｊ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２入力が、論理セル［２，ｊ＋１］の前記第２出力に接続されているとき、偶数列の論理セル［１，ｊ］（２＜ｊ＜ｗかつｊ＝２ＫかつＫ∈Ｎ）それぞれの前記第２入力が、論理セル［２，ｊ−１］の前記第２出力に接続され、
奇数列の論理セル［１，ｊ］（３＜ｊ＜ｗかつｊ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２出力が、論理セル［２，ｊ−１］の前記第２入力に接続されているとき、偶数列の論理セル［１，ｊ］（２＜ｊ＜ｗかつｊ＝２ＫかつＫ∈Ｎ）それぞれの前記第２出力が、論理セル［２，ｊ＋１］の前記第２入力に接続されており、
前記第１列の接続部は、
論理セル［１，１］の前記第２出力が、論理セル［２，１］の前記第２入力に接続されているとき、論理セル［２，２］の前記第２出力に接続される論理セル［１，１］の前記第２入力と、
論理セル［１，２］の前記第２出力に接続される論理セル［２，１］の前記第２入力と、を有しており、
前記ｗ＝２Ｋ（Ｋ∈Ｎ）となったときの最終列の接続部は、
論理セル［１，ｗ］の前記第２出力が、論理セル［２，ｗ］の前記第２入力に接続されているとき、論理セル［２，ｗ］の前記第２出力に接続される論理セル［１，ｗ］の前記第２入力と、
前記論理セル［１，ｗ−１］の前記第２出力に接続される論理セル［２，ｗ］の前記第２入力と、を有しており、
前記ｗ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終列の接続部は、
論理セル［１，ｗ］の前記第２出力が、論理セル［２，ｗ−１］の前記第２入力に接続されているとき、論理セル［２，ｗ］の前記第２出力に接続される論理セル［１，ｗ］の前記第２入力と、
前記論理セル［１，ｗ−１］の前記第２出力に接続される論理セル［２，ｗ］の前記第２入力と、を有している。
本発明によれば、さらに以下の少なくともいずれか１つ又は両方の特徴を有している。
前記論理セルは、それぞれ、論理積、論理和、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、含意及び非含意の論理関数のうちの少なくとも１つの論理関数によって得られる。
前記論理セルは、全て同一である。
前記接続ネットワークは、第１列及び最終列の配列が両側に延び、行（ｉ）に接続される２つの側部と、第１行及び最終行の配列が両側に延び、列（ｊ）に接続される２つの側部と、を有している。
ｄ＞２であるとき、同一列に属する各論理セル（ただし、第１行及び最終行の論理セルを除く）の前記第１入力及び前記第１出力は、前記同一列に隣接する行に接続するために前記側部に接続され、
ｗ＞２であるとき、同一行に属する各論理セル（ただし、第１列及び最終列の論理セルを除く）の前記第１入力及び前記第１出力は、前記同一行に隣接する列に接続するために前記側部に接続される。
ｄ＞２であるときの前記第１行及び前記最終行の論理セルの前記第１入力及び前記第１出力は、前記第１行及び前記最終行に接続するために前記側部の近傍に接続され、
ｗ＞２であるときの前記第１列及び前記最終列の論理セルの前記第１入力及び前記第１出力は、前記第１列及び前記最終列に接続するために前記側部の近傍に接続される。
前記接続ネットワークは、前記スイッチボックスを有する。
上記に記載の少なくともいずれか１つの相互接続配列を含む集積回路にも本発明を適用できる。
本発明の他のあらゆる特徴は、以下の記載や図面を使用して説明しているが、本発明はこの実施例に限定されるものではない。
ｄ行２列の論理セルの相互接続配列の第１実施形態を示す図である。 ２行ｗ列の論理セルの相互接続配列の第２実施形態を示す図である。 ２行２列、すなわち、４つの論理セルの相互接続配列の一般的な構成図である。 図３の２行２列の論理セルの相互接続配列の他の構成図である。 ４行２列、すなわち、８つの論理セルの相互接続配列の一般的な構成図である。 図５の４行２列の論理セルの相互接続配列の他の構成図である。
本発明は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２（図１）又はｄ＝２かつｗ≧２（図２））となるように配列された再構成可能な論理セル［ｉ，ｊ］の相互接続配列１に関する。ｉ行及びｊ列の数は、配列の左上から始まり、列に対して左から右に移動し、行に対して上から下に移動する。
図１は、ｉ行は、ｉ＝ｄ≧２であり、ｊ列は、ｊ＝ｗ＝２である、第１実施形態の配列１を示す。図２は、ｉ行は、ｉ＝ｄ＝２であり、ｊ列は、ｊ＝ｗ≧２である、第２実施形態の配列１を示す。すなわち、本発明の配列１は、一方向が全て２であり、一方向に直行する方向が２かつｄ又はｗである。
通常、それぞれの論理セル［ｉ，ｊ］は、１又は複数の初等論理関数を有する複合論理関数Ｆ、例えば、以下の記号で表される、否定、論理積、論理和、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、含意及び非含意の論理関数によって得られる。なお、以下に示す左側の記号は、右側の文字に置き換えて記載する。
Figure 2013514025
¬ 否定 例えば、¬Ａ＝ＩＮＶ Ａ（Ａの否定）
∧ 論理積 例えば、Ａ∧Ｂ＝Ａ ＡＮＤ Ｂ
∨ 論理和 例えば、Ａ∨Ｂ＝Ａ ＯＲ Ｂ
↑ ＮＡＮＤ 例えば、Ａ↑Ｂ＝Ａ ＮＡＮＤ Ｂ（又は、¬（Ａ∧Ｂ））
↓ ＮＯＲ 例えば、Ａ↓Ｂ＝Ａ ＮＯＲ Ｂ（又は、¬（Ａ∨Ｂ））
（＋） ＸＯＲ 例えば、Ａ（＋）Ｂ＝Ａ ＸＯＲ Ｂ
⇔ ＸＮＯＲ 例えば、Ａ⇔Ｂ＝Ａ ＸＮＯＲ Ｂ（又は、¬（Ａ（＋）Ｂ））
→ 含意 例えば、Ａ→Ｂ＝¬Ａ∨Ｂ
≠ 非含意 例えば、Ａ≠Ｂ＝Ａ∧¬Ｂ
それぞれの論理セルは、CLB（Configurable Logic Block）とよばれる初等又は複合論理セル、あるいは論理ブロックの対応デーブル（LUT又はLook-Up-Table）、あるいはプロセッサを含んでいる。
通常、それぞれの論理セル［ｉ，ｊ］は、データブロック２と、設定ブロック３とを有している。データブロック２は、複合論理関数Ｆと、配列１内の論理セルの座標［ｉ，ｊ］とを有している。設定ブロック３は、制御信号によって、設定可能な複数の論理関数の中から、複合論理関数Ｆを選択する。本発明によれば、配列１を生成する全ての論理セルは、同一である。論理セルは、例えば、国際公開第２００９／０１３４２２号に記載されている、ホール効果、CNTFET、RTD、HFET、NwFET及び MOSFETの技術によって形成される。
通常、配列１の全ての論理セルは、図示しないプログラム可能な入力／出力ブロックに接続され、スイッチボックス６を有する接続ネットワーク５又はバスに外部接続されている。配列１の周辺接続ネットワーク５、スイッチボックス６及びプログラム可能な入力／出力ブロックは、当業者によく知られた構成であり、本発明の要部ではないので、詳細な説明を省略する。
例えば、配列１の全ての論理セルの周囲の接続ネットワーク５は、第１列及び最終列の配列が両側に延び、行ｉに接続される２つの側部５１と、第１行及び最終行の配列が両側に延び、列ｊに接続される２つの側部５２と、を有している。行に接続される２つの側部５１と列に接続される２つの側部５２との交差は、それぞれスイッチボックス６に設けられている。
それぞれの論理セル［ｉ，ｊ］は、第１入力Ｅ１、第２入力Ｅ２、第１出力Ｓ１及び第２出力Ｓ２を含んでおり、第１出力Ｓ１及び 第２出力Ｓ２は同一である。それぞれの論理セル［ｉ，ｊ］は、２つの第１入力Ｅ１及び第２入力Ｅ２のみを含み、２つの第１出力Ｓ１及び 第２出力Ｓ２のみを含んでいる。
論理セルそれぞれの第１入力Ｅ１及び第１出力Ｓ１は、接続ネットワーク５に接続されている。
さらに、ｄ×２型（ｄ≧２かつｗ＝２）の配列１となる第１実施形態を図１に示す。同一列ｊに属する各論理セル（ただし、第１行及び最終行の論理セルを除く）の第１入力Ｅ１及び第１出力Ｓ１は、同一列に隣接する側部５１の行に接続される。
第１列及び最終列に属する各論理セルの第１入力Ｅ１及び第１出力Ｓ１は、それぞれ側部５１の行及び側部５２の列の近傍に接続される。図１に示すように、第１列及び最終列に属する論理セルでは、第１入力Ｅ１の一方は、側部５２の列の近傍に接続され、第１入力Ｅ１の他方は、側部５１の行の近傍に接続され、第１出力Ｓ１の一方は、側部５２の列の近傍に接続され、第１出力Ｓ１の他方は、側部５１の行の近傍に接続される。
さらに、２×ｗ型（ｗ≧２かつｄ＝２）の配列１となる第２実施形態を図２に示す。同一行に属する各論理セル（ただし、第１列及び最終列の論理セルを除く）の第１入力Ｅ１及び第１出力Ｓ１は、同一列に隣接する側部５２の列に接続される。
第１行及び最終行に属する各論理セルの第１入力Ｅ１及び第１出力Ｓ１は、それぞれ側部５１の行及び側部５２の列の近傍に接続される。図２に示すように、第１行及び最終行に属する論理セルでは、第１入力Ｅ１の一方は、側部５２の列の近傍に接続され、第１入力Ｅ１の他方は、側部５１の行の近傍に接続され、第１出力Ｓ１の一方は、側部５２の列の近傍に接続され、第１出力Ｓ１の他方は、側部５１の行の近傍に接続される。
配列１の全側部は、少なくとも１つの入力及び少なくとも１つの出力を有している。ここでは、配列１の４つの側部にデータが伝搬される。
本発明によれば、各論理セルの第２入力Ｅ２及び第２出力Ｓ２は、論理セルそれぞれの第２入力Ｅ２及び 第２出力Ｓ２は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、第１実施形態の両列の間で、かつ第２実施形態の両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、論理関数Ｆの論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される。
従って、図１に示す第１実施形態では、第１行第１列の論理セル［１，１］の第２出力Ｓ２は、第１列−第２列方向において、第２行第２列の論理セル［２，２］の第２入力Ｅ２に接続され、第２行第１列の論理セル［２，１］の第２出力Ｓ２は、第１列−第２列方向において、第１行第２列の論理セル［１，２］の第２入力Ｅ２に接続されている。一方、第２行第２列の論理セル［２，２］の第２出力Ｓ２は、第２列−第１列方向において、第３行第１列の論理セル［３，１］の第２入力Ｅ２に接続され、第３行第２列の論理セル［３，２］の第２出力Ｓ２は、第２列−第１列方向において、第２行第１列の論理セル［２，１］の第２入力Ｅ２に接続されている。
隣接した２つの行の間では、同一列の論理セルの第２出力Ｓ２は、同一接続方向において、交差により他の列の論理セルの第２入力Ｅ２に接続されている。しかし、交差方向は、２つの列の論理セルの異なる方向、又は、２つの隣接した論理セルの間の連続した接続において（逆方向に）振動する方向である。
また、図２に示す第２実施形態では、第２行第２列の論理セル［２，２］の第２出力Ｓ２は、第２行−第１行方向において、第１行第１列の論理セル［１，１］の第２入力Ｅ２に接続され、第２行第１列の論理セル［２，１］の第２出力Ｓ２は、第２行−第１行方向において、第１行第２列の論理セル［１，２］の第２入力Ｅ２に接続されている。一方、第１行第２列の論理セル［１，２］の第２出力Ｓ２は、第１行−第２行方向において、第２行第３列の論理セル［２，３］の第２入力Ｅ２に接続され、第１行第３列の論理セル［１，３］の第２出力Ｓ２は、第１行−第２行方向において、第２行第２列の論理セル［２，２］の第２入力Ｅ２に接続されている。
隣接した２つの列の間では、同一行の論理セルの第２出力Ｓ２は、同一接続方向において、交差により他の行の論理セルの第２入力Ｅ２に接続されている。しかし、交差方向は、２つの行の論理セルの異なる方向、又は、２つの隣接した論理セルの間の連続した接続において逆方向に振動する方向である。
さらに、具体的には、図１に示す第１実施形態では、例えば、配列は、行ｉがｄ≧２となる数ｄと、列が２と等しくなる数ｗとを有し、交差相互接続トポロジは、内部接続部と、第１行の接続部と、ｄ＝２Ｋ（Ｋ∈Ｎ）となったときの最終行の接続部と、ｄ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終行の接続部とを備えている。
内部接続部では、
奇数行の論理セル［ｉ，１］（３＜ｉ＜ｄかつｉ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの第２入力Ｅ２が、論理セル［ｉ−１，２］の第２出力Ｓ２に接続されているとき、偶数行の論理セル［ｉ，１］（２＜ｉ＜ｄかつｉ＝２ＫかつＫ∈Ｎ）それぞれの第２入力Ｅ２が、論理セル［ｉ＋１，２］の第２出力Ｓ２に接続され、
奇数行の論理セル［ｉ，１］（３＜ｉ＜ｄかつｉ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの第２出力Ｓ２が、論理セル［ｉ＋１，２］の第２入力Ｅ２に接続されているとき、偶数行の論理セル［ｉ，１］（２＜ｉ＜ｄかつｉ＝２ＫかつＫ∈Ｎ）それぞれの第２出力Ｓ２が、論理セル［ｉ−１，２］の第２入力Ｅ２に接続されている。
第１行の接続部は、
論理セル［１，１］の第２出力Ｓ２が、論理セル［２，２］の第２入力Ｅ２に接続されているとき、論理セル［１，２］の第２出力Ｓ２に接続される論理セル［１，１］の第２入力Ｅ２と、
論理セル［２，１］の第２出力Ｓ２に接続される論理セル［１，２］の第２入力Ｅ２と、を有している。
ｄ＝２Ｋ（Ｋ∈Ｎ）となったときの最終行の接続部は、
論理セル［ｄ，１］の第２出力Ｓ２が、論理セル［ｄ−１，２］の第２入力Ｅ２に接続されているとき、論理セル［ｄ，２］の第２出力Ｓ２に接続される論理セル［ｄ，１］の第２入力Ｅ２と、
論理セル［ｄ−１，１］の第２出力Ｓ２に接続される論理セル［ｄ，２］の第２入力Ｅ２と、を有している。
ｄ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終行の接続部は、
論理セル［ｄ，１］の第２出力Ｓ２が、論理セル［ｄ，２］の第２入力Ｅ２に接続されているとき、論理セル［ｄ−１，２］の第２出力Ｓ２に接続される論理セル［ｄ，１］の第２入力Ｅ２と、
論理セル［ｄ−１，１］の第２出力Ｓ２に接続される論理セル［ｄ，２］の第２入力Ｅ２と、を有している。
同様に、図２に示す第２実施形態では、例えば、配列は、行ｉがｄ＝２となる数ｄと、列ｊがｗ≧２となる数ｗとを有し、交差相互接続トポロジは、内部接続部と、第１列の接続部と、ｗ＝２Ｋ（Ｋ∈Ｎ）となったときの最終列の接続部と、ｗ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終列の接続部とを備えている。
内部接続部では、
奇数列の論理セル［１，ｊ］（３＜ｊ＜ｗかつｊ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの第２入力Ｅ２が、論理セル［２，ｊ＋１］の第２出力Ｓ２に接続されているとき、偶数列の論理セル［１，ｊ］（２＜ｊ＜ｗかつｊ＝２ＫかつＫ∈Ｎ）それぞれの第２入力Ｅ２が、論理セル［２，ｊ−１］の第２出力Ｓ２に接続され、
奇数列の論理セル［１，ｊ］（３＜ｊ＜ｗかつｊ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの第２出力Ｓ２が、論理セル［２，ｊ−１］の第２入力Ｅ２に接続されているとき、偶数列の論理セル［１，ｊ］（２＜ｊ＜ｗかつｊ＝２ＫかつＫ∈Ｎ）それぞれの第２出力Ｓ２が、論理セル［２，ｊ＋１］の第２入力Ｅ２に接続されている。
第１列の接続部は、
論理セル［１，１］の第２出力Ｓ２が、論理セル［２，１］の第２入力Ｅ２に接続されているとき、論理セル［２，２］の第２出力Ｓ２に接続される論理セル［１，１］の第２入力Ｅ２と、
論理セル［１，２］の第２出力Ｓ２に接続される論理セル［２，１］の第２入力Ｅ２と、を有している。
ｗ＝２Ｋ（Ｋ∈Ｎ）となったときの最終列の接続部は、
論理セル［１，ｗ］の第２出力Ｓ２が、論理セル［２，ｗ］の第２入力Ｅ２に接続されているとき、論理セル［２，ｗ］の第２出力Ｓ２に接続される論理セル［１，ｗ］の第２入力Ｅ２と、
論理セル［１，ｗ−１］の第２出力Ｓ２に接続される論理セル［２，ｗ］の第２入力Ｅ２と、を有している。
ｗ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終列の接続部は、
論理セル［１，ｗ］の第２出力Ｓ２が、論理セル［２，ｗ−１］の第２入力Ｅ２に接続されているとき、論理セル［２，ｗ］の第２出力Ｓ２に接続される論理セル［１，ｗ］の第２入力Ｅ２と、
論理セル［１，ｗ−１］の第２出力Ｓ２に接続される論理セル［２，ｗ］の第２入力Ｅ２と、を有している。
第２実施形態では、それは、論理セルに配置された数、論理深度、例えば、1かつ２×ｗの間で構成され、全体としてカスケードで行われる論理演算の数に応じて得られる。
図１及び図２に明記されているように、本発明の配列によれば、一方向ではなくアクセス時間の規制による配列の両方向へアクセス許可による、配列の全周辺の配置を考慮することで、論理セルの入力／出力へのアクセス性を向上できる。この交差及び振動又は捩れ接続トポロジは、以下の実施形態に示す論理セル間の接続経路を減少させた設定や計算を行うことが可能である。
相互接続配列１の第１実施形態を図３に示す。配列１は、２行（ｄ＝２）、２列（ｗ＝２）、すなわち、［１，１］、［１，２］、［２，１］及び［２，２］（ｉ行及びｊ列の数は、配列の左上から始まり、列に対して左から右に移動し、行に対して上から下に移動する。）となる４つの論理セルを有している。
この実施形態によれば、配列は、ｙ＝¬（（Ｘ≠Ｗ）∨Ｚ∨Ｙ）の全体論理関数ｙにより得られる。４つの論理セルは、それぞれ、［１，１］＝Ａ≠Ｂ、［１，２］＝Ａ、［２，１］＝Ａ↓Ｂ、［２，２］＝Ａ∨Ｂの関数により得られる。例えば、１つのデータＷは、論理セル［１，２］の第１入力Ｅ１であり、１つのデータＸは、論理セル［１，１］の第１入力Ｅ１あり、１つのデータＹは、論理セル［２，１］の第１入力Ｅ１であり、１つのデータＺは、論理セル［２，２］の第１入力Ｅ１である。
論理セル［１，１］、［１，２］、［２，１］及び［２，２］の第１出力Ｓ１は、それぞれｙ1、ｙ2、ｙ3及びｙ4によって設定される。配列内の論理セルそれぞれの第１出力Ｓ１は、独立関数の演算数Ａに対応し、配列内の論理セルそれぞれの第１入力Ｅ１（配列内の他の論理セルの出力からの入力）は、同じ関数の演算数Ｂに対応している。全体関数は、論理セルが静的結合法則から得られるときにはカスケードで行われ、又は、論理セルの演算が外部クロック信号により得られるときにはパイプロウ型で行われ、Ａ≠Ｂ、Ａ、Ａ↓Ｂ、Ａ∨Ｂの独立論理関数Ｆの演算により構成され、以下の演算式を実行することにより得られる。
１．ｙ1＝Ｗ
２．ｙ2＝Ｘ≠ｙ1＝Ｘ≠Ｗ
３．ｙ3＝Ｚ∨ｙ2＝（Ｘ≠Ｗ）∨Ｚ
４．ｙ4＝Ｙ↓ｙ3＝¬（Ｙ∨ｙ3）＝¬（（Ｘ≠Ｗ）∨Ｚ∨Ｙ）＝ｙ
本発明は、（簡単に言うと、図３の論理セル［２，２］＝Ａを除いて、図４に示す配列の同一設定である。）ｙA＝Ｘ≠Ｗ及びｙB＝Ｚ↓Ｙからなる２つの独立関数であってもよい。以下のｙAの演算によってｙ2が得られる。
１．ｙ1＝Ｗ
２．ｙ2＝Ｘ≠ｙ1＝Ｘ≠Ｗ＝ｙA
そして、以下のｙBの演算によってｙ4が出力される。
１．ｙ3＝Ｚ
２．ｙ4＝Ｙ↓ｙ3＝Ｚ↓Ｙ＝ｙB
本発明の配列では、異なる又は同一の関数の同時実行が許可されている。相互接続配列１の第２実施形態を図５に示す。配列１は、４行（ｄ＝４）、２列（ｗ＝２）、すなわち、［１，１］、［１，２］、［２，１］、［２，２］、［３，１］、［３，２］、［４，１］及び［４，２］（ｉ行及びｊ列の数は、配列の左上から始まり、列に対して左から右に移動し、行に対して上から下に移動する。）となる８つの論理セルを有している。
この実施形態によれば、配列は、ｇ＝¬（（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ）∧Ｙ∧Ｚの全体論理関数ｙにより得られる。８つの論理セルは、それぞれ、［１，１］＝Ｂ≠Ａ、［１，２］＝¬Ａ、［２，１］＝Ａ∧Ｂ、［２，２］＝Ａ∧Ｂ、［３，１］＝Ａ∨Ｂ、［３，２］＝Ａ≠Ｂ、［４，１］＝Ａ∨Ｂ、［４，２］＝Ａ→Ｂの関数により得られる。例えば、１つのデータＳは、論理セル［１，２］の第１入力Ｅ１であり、１つのデータＵは、論理セル［２，２］の第１入力Ｅ１であり、１つのデータＹは、論理セル［３，２］の第１入力Ｅ１であり、１つのデータＷは、論理セル［４，２］の第１入力Ｅ１であり、１つのデータＴは、論理セル［１，１］の第１入力Ｅ１であり、１つのデータＺは、論理セル［２，１］の第１入力Ｅ１であり、１つのデータＶは、論理セル［３，１］の第１入力Ｅ１であり、１つのデータＸは、論理セル［４，１］の第１入力Ｅ１である。
論理セル［１，２］、［１，１］、［２，２］、［３，１］、［４，２］、［４，１］、［３，２］及び［２，１］の第１出力Ｓ１は、それぞれｙ1、ｙ2、ｙ3、ｙ4、ｙ5、ｙ6、ｙ7及びｙ8によって設定される。配列内の論理セルそれぞれの第１入力Ｅ１は、独立関数の演算数Ａに対応し、配列内の論理セルそれぞれの第２入力Ｅ２（配列内の他の論理セルの出力からの入力）は、同じ関数の演算数Ｂに対応している。全体関数は、論理セルが静的結合法則から得られるときにはカスケードで行われ、又は、論理セルの演算が外部クロック信号により得られるときにはパイプロウ型で行われ、８つの独立論理関数の演算により構成され、以下の演算式を実行することにより得られる。
１．ｙ1＝¬Ｓ
２．ｙ2＝ｙ1≠Ｔ＝¬Ｓ≠Ｔ＝¬Ｓ∧¬Ｔ
３．ｙ3＝Ｕ∧ｙ2＝¬Ｓ∧¬Ｔ∧Ｕ
４．ｙ4＝Ｖ∨ｙ3＝（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ
５．ｙ5＝Ｗ→ｙ4＝（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ
６．ｙ6＝Ｘ∨ｙ5＝（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ
７．ｙ7＝Ｚ≠ｙ6＝¬（（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ）∧Ｙ
８．ｙ8＝Ｚ∧ｙ7＝¬（（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ∨¬Ｗ∨Ｘ）∧Ｙ∧Ｚ＝ｙ
本発明は、（簡単に言うと、図５の論理セル［４，２］＝Ａを除いて、図６に示す配列の同一設定である。）ｙA＝（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ及びｙB＝¬（¬Ｗ∨Ｘ）∧Ｙ∧Ｚ
からなる２つの独立関数であってもよい。以下のｙAの演算によってｙ4が出力される。
１．ｙ1＝¬Ｓ
２．ｙ2＝ｙ1≠Ｔ＝¬Ｓ≠Ｔ＝¬Ｓ∧¬Ｔ
３．ｙ3＝Ｕ∧ｙ2＝¬Ｓ∧¬Ｔ∧Ｕ
４．ｙ4＝Ｖ∨ｙ3＝（¬Ｓ∧¬Ｔ∧Ｕ）∨Ｖ
そして、以下のｙBの演算によってｙ8が出力される。
１．ｙ5＝¬Ｗ
２．ｙ6＝Ｘ∨ｙ5＝¬Ｗ∨Ｘ
３．ｙ7＝Ｙ≠ｙ6＝¬（¬Ｗ∨Ｘ）∧Ｙ
４．ｙ8＝Ｚ∧ｙ7＝¬（¬Ｗ∨Ｘ）∧Ｙ∧Ｚ＝ｙ
もちろん、上記実施形態は、記載された実施形態に限定されるものではなく、上記実施形態に類似した実施形態においても本発明を適用できる。さらに、本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、上記実施形態を多様に変形してもよい。

Claims (10)

  1. スイッチボックス（６）を有する周辺接続ネットワーク（５）に外部接続され、プログラム可能な入力／出力ブロックに接続され、少なくとも論理関数（Ｆ）を実行する再構成可能な論理セルの相互接続配列であって、
    前記論理セル［ｉ，ｊ］は、１次元ｉ行（ｉ＝１〜ｄ）、２次元ｊ列（ｊ＝１〜ｗ、ｄ≧２かつｗ＝２又はｄ＝２かつｗ≧２）となるように配列され、それぞれ、第１入力（Ｅ１）、第２入力（Ｅ２）、第１出力（Ｓ１）及び 第２出力（Ｓ２）を含んでおり、
    前記論理セルそれぞれの前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、前記接続ネットワーク（５）に接続され、
    前記論理セルそれぞれの前記第２入力（Ｅ１）及び 前記第２出力（Ｓ２）は、第１及び最終の行列がそれぞれｄ＞２又はｗ＞２となる場合を除いて、他の異なる行列の論理セルに接続され、
    ｗ＝２となる両列の間で、かつｄ＝２となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、
    前記論理関数（Ｆ）の論理深度が、１かつ２×ｄの間で、又は1かつ２×ｗの間で構成される、ことを特徴とする相互接続配列。
  2. 前記相互接続配列は、行（ｉ）がｄ≧２となる数（ｄ）と、列が２と等しくなる数（ｗ）とを含み、
    前記交差相互接続トポロジは、内部接続部と、第１行の接続部と、ｄ＝２Ｋ（Ｋ∈Ｎ）となったときの最終行の接続部と、ｄ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終行の接続部と、を備え、
    前記内部接続部では、
    奇数行の論理セル［ｉ，１］（３＜ｉ＜ｄかつｉ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２入力（Ｅ２）が、論理セル［ｉ−１，２］の前記第２出力（Ｓ２）に接続されているとき、偶数行の論理セル［ｉ，１］（２＜ｉ＜ｄかつｉ＝２ＫかつＫ∈Ｎ）それぞれの前記第２入力（Ｅ２）が、論理セル［ｉ＋１，２］の前記第２出力（Ｓ２）に接続され、
    奇数行の論理セル［ｉ，１］（３＜ｉ＜ｄかつｉ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２出力（Ｓ２）が、論理セル［ｉ＋１，２］の前記第２入力（Ｅ２）に接続されているとき、偶数行の論理セル［ｉ，１］（２＜ｉ＜ｄかつｉ＝２ＫかつＫ∈Ｎ）それぞれの前記第２出力（Ｓ２）が、論理セル［ｉ−１，２］の前記第２入力（Ｅ２）に接続されており、
    前記第１行の接続部は、
    論理セル［１，１］の前記第２出力（Ｓ２）が、論理セル［２，２］の前記第２入力（Ｅ２）に接続されているとき、論理セル［１，２］の前記第２出力（Ｓ２）に接続される論理セル［１，１］の前記第２入力（Ｅ２）と、
    論理セル［２，１］の前記第２出力（Ｓ２）に接続される論理セル［１，２］の前記第２入力（Ｅ２）と、を有しており、
    前記ｄ＝２Ｋ（Ｋ∈Ｎ）となったときの最終行の接続部は、
    論理セル［ｄ，１］の前記第２出力（Ｓ２）が、論理セル［ｄ−１，２］の前記第２入力（Ｅ２）に接続されているとき、論理セル［ｄ，２］の前記第２出力（Ｓ２）に接続される論理セル［ｄ，１］の前記第２入力（Ｅ２）と、
    前記論理セル［ｄ−１，１］の前記第２出力（Ｓ２）に接続される論理セル［ｄ，２］の前記第２入力（Ｅ２）と、を有しており、
    前記ｄ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終行の接続部は、
    論理セル［ｄ，１］の前記第２出力（Ｓ２）が、論理セル［ｄ，２］の前記第２入力（Ｅ２）に接続されているとき、論理セル［ｄ−１，２］の前記第２出力（Ｓ２）に接続される論理セル［ｄ，１］の前記第２入力（Ｅ２）と、
    前記論理セル［ｄ−１，１］の前記第２出力（Ｓ２）に接続される論理セル［ｄ，２］の前記第２入力（Ｅ２）と、を有している、請求項１に記載の相互接続配列。
  3. 前記相互接続配列は、行（ｉ）がｄ＝２となる数（ｄ）と、列（ｊ）がｗ≧２となる数（ｗ）とを含み、
    前記交差相互接続トポロジは、内部接続部と、第１列の接続部と、ｗ＝２Ｋ（Ｋ∈Ｎ）となったときの最終列の接続部と、ｗ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終列の接続部と、を備え、
    前記内部接続部では、
    奇数列の論理セル［１，ｊ］（３＜ｊ＜ｗかつｊ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２入力（Ｅ２）が、論理セル［２，ｊ＋１］の前記第２出力（Ｓ２）に接続されているとき、偶数列の論理セル［１，ｊ］（２＜ｊ＜ｗかつｊ＝２ＫかつＫ∈Ｎ）それぞれの前記第２入力（Ｅ２）が、論理セル［２，ｊ−１］の前記第２出力（Ｓ２）に接続され、
    奇数列の論理セル［１，ｊ］（３＜ｊ＜ｗかつｊ＝２Ｋ＋１ただしＫ∈Ｎ）それぞれの前記第２出力（Ｓ２）が、論理セル［２，ｊ−１］の前記第２入力（Ｅ２）に接続されているとき、偶数列の論理セル［１，ｊ］（２＜ｊ＜ｗかつｊ＝２ＫかつＫ∈Ｎ）それぞれの前記第２出力（Ｓ２）が、論理セル［２，ｊ＋１］の前記第２入力（Ｅ２）に接続されており、
    前記第１列の接続部は、
    論理セル［１，１］の前記第２出力（Ｓ２）が、論理セル［２，１］の前記第２入力（Ｅ２）に接続されているとき、論理セル［２，２］の前記第２出力（Ｓ２）に接続される論理セル［１，１］の前記第２入力（Ｅ２）と、
    論理セル［１，２］の前記第２出力（Ｓ２）に接続される論理セル［２，１］の前記第２入力（Ｅ２）と、を有しており、
    前記ｗ＝２Ｋ（Ｋ∈Ｎ）となったときの最終列の接続部は、
    論理セル［１，ｗ］の前記第２出力（Ｓ２）が、論理セル［２，ｗ］の前記第２入力（Ｅ２）に接続されているとき、論理セル［２，ｗ］の前記第２出力（Ｓ２）に接続される論理セル［１，ｗ］の前記第２入力（Ｅ２）と、
    前記論理セル［１，ｗ−１］の前記第２出力（Ｓ２）に接続される論理セル［２，ｗ］の前記第２入力（Ｅ２）と、を有しており、
    前記ｗ＝２Ｋ＋１（Ｋ∈Ｎ）となったときの最終列の接続部は、
    論理セル［１，ｗ］の前記第２出力（Ｓ２）が、論理セル［２，ｗ−１］の前記第２入力（Ｅ２）に接続されているとき、論理セル［２，ｗ］の前記第２出力（Ｓ２）に接続される論理セル［１，ｗ］の前記第２入力（Ｅ２）と、
    前記論理セル［１，ｗ−１］の前記第２出力（Ｓ２）に接続される論理セル［２，ｗ］の前記第２入力（Ｅ２）と、を有している、請求項１に記載の相互接続配列。
  4. 前記論理セルは、それぞれ、論理積、論理和、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＸＮＯＲ、含意及び非含意の論理関数のうちの少なくとも１つの論理関数によって得られる、請求項１〜３のいずれか１項に記載の相互接続配列。
  5. 前記論理セルは、全て同一である、請求項４に記載の相互接続配列。
  6. 前記接続ネットワーク（５）は、
    第１列及び最終列の配列が両側に延び、行（ｉ）に接続される２つの側部（５１）と、
    第１行及び最終行の配列が両側に延び、列（ｊ）に接続される２つの側部（５２）と、を有している、請求項１〜５のいずれか１項に記載の相互接続配列。
  7. ｄ＞２であるとき、同一列に属する各論理セル（ただし、第１行及び最終行の論理セルを除く）の前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、前記同一列に隣接する行に接続するために前記側部（５１）に接続され、
    ｗ＞２であるとき、同一行に属する各論理セル（ただし、第１列及び最終列の論理セルを除く）の前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、前記同一行に隣接する列に接続するために前記側部（５２）に接続される、請求項６に記載の相互接続配列。
  8. ｄ＞２であるときの前記第１行及び前記最終行の論理セルの前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、前記第１行及び前記最終行に接続するために前記側部（５１）の近傍に接続され、
    ｗ＞２であるときの前記第１列及び前記最終列の論理セルの前記第１入力（Ｅ１）及び前記第１出力（Ｓ１）は、前記第１列及び前記最終列に接続するために前記側部（５２）の近傍に接続される、請求項７に記載の相互接続配列。
  9. 前記接続ネットワーク（５）は、前記スイッチボックス（６）を有する、請求項１に記載の相互接続配列。
  10. 請求項１〜９のいずれか１項に記載の相互接続配列（１）を少なくとも１つ含む、集積回路。
JP2012543875A 2009-12-14 2010-12-14 交差相互接続トポロジを再構成可能な論理セルの相互接続配列及び集積回路 Ceased JP2013514025A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0958957 2009-12-14
FR0958957A FR2954023B1 (fr) 2009-12-14 2009-12-14 Matrice interconnectee de cellules logiques reconfigurables avec une topologie d'interconnexion croisee
PCT/FR2010/052717 WO2011080452A1 (fr) 2009-12-14 2010-12-14 Matrice interconnectee de cellules logiques reconfigurables avec une topologie d'interconnexion croisee

Publications (2)

Publication Number Publication Date
JP2013514025A true JP2013514025A (ja) 2013-04-22
JP2013514025A5 JP2013514025A5 (ja) 2015-03-19

Family

ID=42942202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012543875A Ceased JP2013514025A (ja) 2009-12-14 2010-12-14 交差相互接続トポロジを再構成可能な論理セルの相互接続配列及び集積回路

Country Status (5)

Country Link
US (1) US8742789B2 (ja)
EP (1) EP2514096A1 (ja)
JP (1) JP2013514025A (ja)
FR (1) FR2954023B1 (ja)
WO (1) WO2011080452A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4235398A1 (en) * 2022-02-25 2023-08-30 Universidade de Santiago de Compostela Hyperdimensional mixed-signal processor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08265136A (ja) * 1995-01-04 1996-10-11 Xilinx Inc フィールドプログラマブルゲートアレイ用の相互接続アーキテクチュア
JPH11510038A (ja) * 1996-05-20 1999-08-31 アトメル・コーポレイション 分散型ｒａｍを有しかつセルの利用率が高められた、フィールドプログラマブルゲートアレイ
JP2005531964A (ja) * 2002-06-28 2005-10-20 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ビルディングブロックを有する集積回路
JP2009194676A (ja) * 2008-02-15 2009-08-27 Hiroshima Industrial Promotion Organization プログラマブル論理デバイスおよびその構築方法およびその使用方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451887A (en) * 1986-09-19 1995-09-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
US5338984A (en) * 1991-08-29 1994-08-16 National Semiconductor Corp. Local and express diagonal busses in a configurable logic array
US5208491A (en) * 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array
GB9223226D0 (en) * 1992-11-05 1992-12-16 Algotronix Ltd Improved configurable cellular array (cal ii)
US5543640A (en) * 1994-03-15 1996-08-06 National Semiconductor Corporation Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module
US5825202A (en) * 1996-09-26 1998-10-20 Xilinx, Inc. Integrated circuit with field programmable and application specific logic areas
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
JP3391374B2 (ja) 1998-12-25 2003-03-31 富士通株式会社 クロスポイントスイッチ回路および基本スイッチセル電子回路
US6184712B1 (en) * 1999-02-25 2001-02-06 Xilinx, Inc. FPGA configurable logic block with multi-purpose logic/memory circuit
US6864710B1 (en) * 1999-12-30 2005-03-08 Cypress Semiconductor Corp. Programmable logic device
US6930510B2 (en) * 2003-03-03 2005-08-16 Xilinx, Inc. FPGA architecture with mixed interconnect resources optimized for fast and low-power routing and methods of utilizing the same
US7068072B2 (en) * 2003-06-30 2006-06-27 Xilinx, Inc. Integrated circuit with interface tile for coupling to a stacked-die second integrated circuit
US7317331B2 (en) * 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7605605B2 (en) * 2005-01-27 2009-10-20 Cswitch Corporation Programmable logic cells with local connections
US7253658B1 (en) * 2005-06-14 2007-08-07 Xilinx, Inc. Integrated circuit providing direct access to multi-directional interconnect lines in a general interconnect structure
US7477073B1 (en) * 2006-06-16 2009-01-13 Xilinx, Inc. Structures and methods for heterogeneous low power programmable logic device
FR2918823B1 (fr) 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
US7948265B1 (en) * 2009-04-02 2011-05-24 Xilinx, Inc. Circuits for replicating self-timed logic
US8098081B1 (en) * 2010-06-21 2012-01-17 Xilinx, Inc. Optimization of interconnection networks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08265136A (ja) * 1995-01-04 1996-10-11 Xilinx Inc フィールドプログラマブルゲートアレイ用の相互接続アーキテクチュア
JPH11510038A (ja) * 1996-05-20 1999-08-31 アトメル・コーポレイション 分散型ｒａｍを有しかつセルの利用率が高められた、フィールドプログラマブルゲートアレイ
JP2005531964A (ja) * 2002-06-28 2005-10-20 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ ビルディングブロックを有する集積回路
JP2009194676A (ja) * 2008-02-15 2009-08-27 Hiroshima Industrial Promotion Organization プログラマブル論理デバイスおよびその構築方法およびその使用方法

Also Published As

Publication number Publication date
FR2954023A1 (fr) 2011-06-17
WO2011080452A1 (fr) 2011-07-07
FR2954023B1 (fr) 2012-02-10
US8742789B2 (en) 2014-06-03
EP2514096A1 (fr) 2012-10-24
US20120326749A1 (en) 2012-12-27

Similar Documents

Publication Publication Date Title
US7953956B2 (en) Reconfigurable circuit with a limitation on connection and method of determining functions of logic circuits in the reconfigurable circuit
JP4230580B2 (ja) 再構成可能プロセッサデバイス
JP5360194B2 (ja) 再構成可能な論理回路
JP3613396B2 (ja) 機能ブロック
Shackleford et al. A high-performance, pipelined, FPGA-based genetic algorithm machine
US7906987B2 (en) Semiconductor integrated circuit, program transformation apparatus, and mapping apparatus
Sen et al. Towards the hierarchical design of multilayer QCA logic circuit
JP2001509337A (ja) フィールドプログラマブルプロセッサアレイ
JP2013514025A (ja) 交差相互接続トポロジを再構成可能な論理セルの相互接続配列及び集積回路
JP5704240B2 (ja) 集積回路
US20080218208A1 (en) Programmable logic device having logic array block interconnect lines that can interconnect logic elements in different logic blocks
Pathak et al. Optimization of parameters of adders and barrel shifter based on emerging QCA technology
Pal et al. Synthesis of composite logic gate in QCA embedding underlying regular clocking
JP2013514025A5 (ja)
EP2141585A1 (en) Combined adder circuit array and and/or plane
US20030107401A1 (en) Enhanced macrocell module having expandable product term sharing capability for use in high density CPLD architectures
Amouri et al. Efficient multilevel interconnect topology for cluster-based mesh fpga architecture
US8438522B1 (en) Logic element architecture for generic logic chains in programmable devices
US6198305B1 (en) Reduced area product-term array
EP1674986A1 (en) Data processing device
Kamp et al. Efficient implementation of fast redundant number adders for long word-lengths in FPGAs
Lee A Simple Model of Asynchronous Cellular Automata Exploiting Fluctuation.
JP5311382B2 (ja) 再構成可能集積回路
Asher et al. Evaluation of Circuits on the Reconfigurable Mesh
JP3936133B2 (ja) 半導体集積回路およびその設計方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140729

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141028

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141105

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141128

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141226

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20150129

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150224

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20150630