JP5704240B2 - 集積回路 - Google Patents
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- 230000006870 function Effects 0.000 claims description 53
- 238000003491 array Methods 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 12
- 238000004891 communication Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 36
- 239000011295 pitch Substances 0.000 description 28
- 238000012986 modification Methods 0.000 description 21
- 230000004048 modification Effects 0.000 description 21
- 230000008859 change Effects 0.000 description 12
- 238000012546 transfer Methods 0.000 description 10
- 238000013507 mapping Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 1
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Description
(1)高いスループットを実現できるが機能変更の要求に応じてその都度再設計と半導体製造プロセスが必要な専用LSI。
(2)アプリケーション毎の半導体製造プロセスは必要ないが動作周波数とコストに問題があるFPGA。
(3)汎用性があり機能変更への柔軟な対応が可能であるがビット単位の演算効率とスループットと消費電力に問題があるプロセッサおよびDSP。
(4)機能変更への柔軟な対応が可能であるがフレキシビリティと動作周波数に問題があるDRP。
本発明はこれらの問題点に鑑みなされたものであり,従来の集積回路を改良するものである。
特に,論理再構成素子を備えた基本セル同士の電気接続(論理再構成素子の相互の電気接続)に配線チャネル領域を最小化できる集積回路を提供することを第1目的とする。
また,論理再構成素子を備えた基本セルをアレイ上に配置してリーフセルモジュールを構成した場合に,大規模な組み合わせ回路を柔軟に実現可能な集積回路を提供することを第2目的とする。
また,論理再構成素子を備えた基本セルをアレイ上に配置してリーフセルモジュールを構成した場合に,効率的な回路機能の実装が可能な集積回路を提供することを第3目的とする。
また,論理再構成素子の論理を決定する記憶素子の回路規模の大型化を抑制することができるようにすることを第4目的とする。
所定の形状を有する複数の基本セルを行列状に配置して構成したアレイを有する集積回路において,
前記基本セルは,論理再構成素子と,当該論理再構成素子の論理を決めるための記憶素子と,当該論理再構成素子に接続する複数の入力端子と複数の出力端子を備え,
行列配置の前記基本セルについて,行毎に所定ピッチずらすことによって前記アレイを構成し,
前記アレイを構成する前記基本セル間の電気接続が,以下の構成からなることを特徴とする。
(1)1つの基本セルの入力端子を,当該1つの基本セルに対して列方向に所定ピッチずらして隣接配置した他の基本セルの出力端子と電気接続する。
(2)前記1つの基本セルの他の入力端子を,当該1つの基本セルに対して行方向に隣接配置した他の基本セルの出力端子と電気接続する。
(3)前記(1)の基本セル間の接続及び前記(2)の基本セル間の接続を,前記1つの基本セル以外の前記アレイを構成する他の基本セルに対して行う。
このような構成を有する請求項1に記載の発明によれば,論理再構成素子を備えた基本セルを行毎に所定ピッチずらして配置したアレイにおいて,1つの基本セルの入力端子を,この1つの基本セルに対して列方向に隣接配置する他の基本セルの出力端子と電気接続し,かつ,この1つの基本セルの他の入力端子を,この1つの基本セルに対して行方向に隣接配置する他の基本セルの出力端子と電気接続するといった基本セル同士の電気接続を,アレイを構成する他の基本セルに対しても施すようにしているので,論理再構成素子を備えた基本セル同士の電気接続(論理再構成素子の相互の電気接続)に配線チャネル領域を最小化できる集積回路を実現することができる。
また,本発明の請求項2によれば,請求項1に記載の集積回路において,
前記アレイを複数有し,
前記アレイ間を電気接続するインタフェース回路を備え,
前記インターフェース回路を介して前記複数のアレイ間で信号通信を行うことを特徴とする。
このような請求項2に記載の発明によれば,複数のアレイをインタフェース回路にて電気接続して信号通信を行う集積回路として構成することができるので,容易に拡張可能な大規模集積回路を実現することが可能となる。
また,本発明の請求項3によれば,請求項2に記載の集積回路において,
前記インターフェース回路は,前記アレイから出力されるデータを記憶する記憶素子を有し,当該記憶素子が有する所定端子に所定信号を印加した場合に当該記憶素子の入力端子に入る信号を当該記憶素子の出力端子にバイパスする機能を備え,
前記記憶素子の前記所定端子に前記所定信号を印加した場合,前記インターフェース回路によって電気接続される前記アレイ間における信号通信をバイパスし,バイパスしない場合は前記記憶素子は前記アレイから出力されるデータを記憶する順序回路として動作することを特徴とする。
このような構成を有する請求項3に記載の発明によれば,記憶素子の所定端子に所定信号を印加した場合,インターフェース回路によって電気接続されるアレイ間における信号通信をバイパスし,バイパスしない場合は記憶素子はアレイから出力されるデータを記憶する順序回路として動作ようにしているので,論理再構成素子を備えた基本セルをアレイ上に配置してリーフセルモジュールを構成した場合に,大規模な組み合わせ回路を柔軟に実現可能な集積回路とすることが可能となる。
また,本発明の請求項4によれば,請求項1乃至3の何れかに記載の集積回路において,
前記アレイを構成する前記基本セルの出力端子を,当該基本セルに対して一段下の行にあってその行方向に位置する任意の基本セルの入力端子に接続するようにしたことを特徴とする。
このような請求項4に記載の発明によれば,アレイを構成する基本セルの出力端子を,当該基本セルに対して一段下の行にあってその行方向に位置する任意の基本セルの入力端子に接続するようにしたので,効率的な回路機能の実装が可能となる。
また,本発明の請求項5によれば,請求項1乃至5の何れか記載の集積回路において,
前記論理再構成素子の論理を決めるための前記記憶素子は第1,第2のPMOSトランジスタと第1,第2のNMOSトランジスタからなり以下の構成からなることを特徴とする。
(1)第1のPMOSトランジスタと第1のNMOSトランジスタのドレイン同士が接続され,このドレインが第2のPMOSトランジスタと第2のNMOSトランジスタのゲートに接続される。
(2)第2のPMOSトランジスタと第2のNMOSトランジスタのドレイン同士が接続され,このドレインが第1のNMOSトランジスタのゲートに接続され,且つ,出力端子となる。
(3)第1のPMOSトランジスタのソースが前記論理再構成素子の論理コンフィグレーションデータの入力端子となる。
(4)第1のNMOSトランジスタのソースはGND接続され,第2のPMOSトランジスタのソースは電源に接続される。
(5)第1のPMOSトランジスタのゲートはデータ入力のコントロールゲートとして機能する。
(6)第2のNMOSトランジスタのソースは初期状態で電源レベルに接続される。
(7)第2のNMOSトランジスタのソースは保持データ確定後,電源レベルからGNDレベルに電位が遷移する。
(8)前記(1)〜(7)によって前記記憶素子が構成される。
このような構成を有する求項5の記載の発明によれば,論理構成素子の論理を決めるための記憶素子を2つのPMOSトランジスタと2つのNMOSトランジスタから請求項5のように構成するようにしたので,論理再構成素子の回路規模の大型化を抑制することができるようになる。
なお,以下で説明する図面における配線について,2本の線が十字状に交差(クロス)する場合(記載)は互いに電気接続していないことを示し,また,2本の線がT字状に交差する場合(記載)は互いに電気的に接続している状態を表している。
ここでフィードバック信号セレクタ11,論理データ信号セレクタ12,フリップフロッップ回路またはラッチ回路等の記憶素子(順序回路)13によりフィードバック回路(リーフセルモジュールのインタフェース回路)が構成される。また,このフィードバック回路の図示上下に位置する(配置される)リーフセル7を各々列方向に並べた複数のリーフセルモジュール71をサブアレイとして構成している。その結果,論理データ信号の記憶と論理データ信号のフィードバックとをリーフセルモジュール71単位でスケーラブルに実現できる。すなわち,複数のサブアレイ71をインタフェース回路にて電気接続して信号通信を行う集積回路として構成することができるので,容易に拡張可能な大規模集積回路を実現することが可能となる。
図3では,サブアレイ71の行を4段として構成しているが,インタフェース回路の間に入れるサブアレイ71の行を4段以外にすることもできる。このように,規則配置される論理再構成可能なリーフセル7とフリップフロッップ回路またはラッチ回路等の記憶素子9,13との構成比率によって論理データ信号を記憶する記憶容量を任意に設定できる。
上記した集積回路の使用方法において,第1の設定情報及び第2の設定情報を,動的に再設定することが望ましい。
この動作をより詳しく説明すると以下のようになる。
すなわち,図22の回路構成において,まずシフトレジスタ141,142,143・・・をセットまたはリセットすることで全ての論理素子ブロックのラッチ回路(記憶素子)をスルーにする。次に,CD端子からシリアルにコンフィグレーション情報をシフトレジスタ131,132,133,134,135,136,137,138・・・に入力し,これらのシフトレジスタ131,132,133,134,135,136,137,138・・・をシフト動作させることにコンフィグレーション情報を各列の論理コンフィグレーションメモリに設定する。そして,CDH端子にデータホールド信号(1or0)を印加することで図示最下段の基本セル60で構成された行の論理を設定する。そして再度,シフトレジスタ141,142,143・・・にクロック信号をシフトレジスタの数分のサイクル数を入力することで,図示一段上に位置する基本セル60で構成される行のコンフィグレーション情報を設定する。
このような基本セル60で構成された行の論理を設定する動作を,上記の全ての論理素子ブロックのラッチ回路をスルーにした後に説明した動作を繰り返し実行することにより,図示最下段から図示上の行へ順次行単位で論理再構成素子の論理を決定し最終的に全ての論理再構成素子の論理を確定させる。
これにより論理素子の再構成を可能としている。
この全ての論理再構成素子の論理を確定させる動作は,図22のコンフィグレーション回路の順序回路のシフト動作の方向を変更することで,最上段から下の行へ順次行単位で論理再構成素子の論理を決定し最終的に全ての論理再構成素子の論理を確定させることもできる。
なお,図29,30,31におけるサブアレイを構成する複数の基本セルにおいて,このサブアレイを通りサブアレイに対して図示上下に存在するフィードバック回路まで引かれた実線で示す太線が,各々の回路例に対する配線経路を示している。
これに対し本発明の実施例を示す図32の例においては,基本セル62内に構成する3入力の論理素子ブロック621を2つ組み合わせて基本セル62を構成している。すなわち,基本セル62内の1個の論理素子ブロック621に対して,図示上側に隣接配置する基本セル62からの2つの入力,及び,図示左右何れかの方向に隣接配置する基本セル62からの1つの入力を合わせた合計3つの入力からの信号に論理演算操作を加え(又は単なる配線としての役割をもたせ),基本セル62の図示下側及び基本セル62の図示左右何れかの方向へ論理演算操作の結果を出力する例である。つまり基本セルを規則正しく配置することで,基本セル同士の上下および左右の接続を余分な配線を引き回すことなく互いに電気的接続を可能とする構成としたものである。このように図32に示した例(図33以降の図面にかかる回路例も同様)は,基本セルを上下及び左右に隣接配置し,それら上下及び左右の基本セルを直接接続するといった技術思想の基,必要最小限の配線で相互の基本セルを電気接続すること(配線チャネル領域のさらなる最小化)を可能とするものである。
このように本発明の実施例は,基本セルの図示上下方向のみならず図示左右方向(行列方向)の基本セルとの信号授受を行うことができるよう構成される。これにより2入力の論理素子ブロックを用いた例よりも,より高密度な論理回路の実装が可能となる。
また,上記各実施例及び変形例では,矩形の基本セルは全て同一のものを使用することを前提として,各基本セルを行毎に半ピッチずらして行列状に敷き詰めて配置した態様を示し説明したが,必ずしも半ピッチ配列でなくてもよい。ここでいうピッチとは敷き詰め配置した基本セルの偶数行と奇数行の行方向のずらし幅を指す。
例えば,同一の矩形の基本セルを行毎に1/3ピッチや1/4ピッチづつずらして敷き詰めて配置するような構成としてもよい。また,全て等間隔ピッチでなくてもよく,例えば半ピッチと1/3ピッチを組み合わせて矩形の基本セルを敷き詰め配置してもよいし,更に他のピッチを組み合わせて矩形の基本セルを敷き詰め配置してもよい。
また,論理素子ブロック及び論理素子ブロック数の異なる複数の基本セルを使用して隣接配置するようにしてもよい。この場合,隣接配置によってはピッチのズレ幅が複数存在する場合がある。
要するに,複数の基本セルをアレイ状(上下左右方向,行方向列方向)に規則正しく配置(上下左右方向つまり行方向列方向に,一定の配置法則で基本セルを敷き詰めること)でき,かつ,各基本セル間の電気的な接続のために専用の配線チャネルを無くす又は最小化可能な回路構成であれば,如何なる回路であっても本発明は適用可能である。
本発明を実際に製造する場合,基本セル間を接続するために入出力端子同士を直接接続困難な場合が考えられる。その場合は,配線を最小化して基本セル同士を近接配置して接続することで本発明にかかる製品の製造を実現することができる。本発明では,この場合を上記「配線チャネルの最小化」という意味として用いている。
また,上記全ての実施例では,基本セル内には2個の論理素子ブロックを構成して説明したが,これに限らず,1つの基本セル内に3個あるいはそれ以上の論理素子ブロックを構成するようにしてもよい。この場合,入力と出力の数が種々設計的に決まることになり,これら論理素子ブロックを有する基本セルを含んで隣接配置(つまり論理素子ブロックの数が異なる基本セルを混在させて隣接配置)して本発明のリーフセルモジュールを構成すれば,必然的に基本セルのピッチのズレ幅は複数存在することになる。
図37(a),(b)において,第1のPMOSトランジスタ(Tr1)と第1のNMOSトランジスタ(Tr2)のドレイン同士が接続され,このドレインが第2のPMOSトランジスタ(Tr3)と第2のNMOSトランジスタ(Tr4)のゲートに接続される。また,第2のPMOSトランジスタ(Tr3)と第2のNMOSトランジスタ(Tr4)のドレイン同士が接続され,このドレインが第1のNMOSトランジスタ」(Tr2)のゲートに接続され,且つ,出力端子となる。さらに,第1のPMOSトランジスタ(Tr1)のソースが論理再構成素子の論理コンフィグレーションデータの入力端子となる。そして,第1のNMOSトランジスタ(Tr2)のソースはGNDに接続され,第2のPMOSトランジスタ(Tr3)のソースは電源に接続される。また,第1のPMOSトランジスタ(Tr1)のゲートはデータ入力のコントロールゲート(W)として機能する。また,第2のNMOSトランジスタ(Tr4)のソースは初期状態で電源レベルに接続される。そして,第2のNMOSトランジスタ(Tr4)のソースは保持データ確定後,電源レベルからGNDレベルに電位が遷移する。このような4つのMOSトランジスタの接続構造によって記憶素子が構成される。
図37(a)はデータを記憶する前の状態である。Tr4のソース(制御信号端子2)はVDD2(電源電圧VDDのレベルである。)に接続されている。W(制御信号端子1)は0(ロウレベル),DはOUTにラッチするデータの反転データとする(ラッチ状態でOUTに1が出力されるように動作させる場合は0,ラッチ状態でOUTに0が出力されるように動作させる場合は1を供給する。)。VDD1は1(ハイレベル,すなわち電源電圧VDDのレベルである。),GND1は0である。
このように論理再構成素子のコンフィグレーション用メモリを4つのTrで構成される上記SRAMで実現することができるので,論理再構成素子の論理を決定する記憶素子の回路規模の大型化を抑制することができる。
図43は図42のDフリップフロップの動作を示した真理値表である。BP端子入力が1のとき,D端子入力からQ端子出力へのバイパスモードが実現され(D入力Q出力が共に0又は1),BP端子入力が0のとき通常のDフリップフロップ動作モードが実現されている。この真理値表により,図42のDフリップフロップはBP端子の入力が1のときにバイパス動作を実行することが理解できる。
この図42のDフリップフロップを図3におけるフリップフロッップ回路の記憶素子13として定義することができる。
図3において,例えば大規模な組み合わせ回路を必要とする場合,リーフセルモジュール71を構成する複数の基本セル7の論理段数(図3では4段)が不足することが考えられる。そのため,図3中の記憶素子13を図42に示したDフリップフロップに置き換えてバイパスモードとして使用することにより,図示上下に隣接するリーフセルモジュール71を同一クロックで動作する論理回路として局所的に論理段数を増やして利用することができる。
このように,DフリップフロップのD端子入力からQ端子出力へのバイパスモードを設けることにより,セル段数の局所的な変更を可能にし,論理段数の規模に柔軟に対応できるようになる。
図44において,偶数行の図示左右両端のセル70,71は論理素子ブロックを2つ備える基本セル74に対し各々論理素子ブロックは1つしかない(セル70に対する論理素子ブロックは700,セル71に対する論理素子ブロックは710)。
そこで,配線72および配線73によって図示横方向に相互に配線接続することでリーフセルモジュールの左右両端の信号を受け渡すことができるようにする。つまり,横方向へループする信号接続(サイドループ接続)を実現する。これにより,論理素子ブロックが1つしか存在しなかったセル70及びセル71を,1つの基本セル74と論理を同等なものとすることができる。この構成により,効率的な回路機能の実装が可能になる。
なお,図44ではリーフセルモジュールの左右両端に位置する基本セル74を相互に接続する例を示して説明したが,これに限るものではない。
すなわち,リーフセルモジュールを構成する基本セルの出力端子を,この基本セルに対して一段下の行にあってその行方向に位置する任意(両端以外を含む)の基本セルの入力端子に接続するようにしてもよい。このような接続としても,図44に示した接続と同様に,効率的な回路機能の実装が可能となる。
以上説明した各実施例,変形例では,基本セルは矩形形状を有するものであったが,必ずしも基本セルの形状はこれに限らない。すなわち,リーフセルモジュールを有する集積回路であって,リーフセルモジュールを構成する論理素子ブロックを備えた基本セル同士の電気接続(論理素子ブロックの相互の電気接続)の配線チャネル領域を最小化できる集積回路が実現可能であれば,例えば,何れかの角が曲率を有する矩形形状,ひし形形状,台形形状,その他の形状など,他の形状を有するものであってもよい。また,異なる形状を組み合わせて本発明のリーフセルモジュールを構成してもよい。
163,164 トランスファーゲート
Claims (5)
- 所定の形状を有する複数の基本セルを行列状に配置して構成したアレイを有する集積回路において,
前記基本セルは,論理再構成素子と,当該論理再構成素子の論理を決めるための記憶素子と,当該論理再構成素子に接続する複数の入力端子と複数の出力端子を備え,
行列配置の前記基本セルについて,行毎に所定ピッチずらすことによって前記アレイを構成し,
前記アレイを構成する前記基本セル間の電気接続が,以下の構成からなることを特徴とする集積回路。
(1)1つの基本セルの入力端子を,当該1つの基本セルに対して列方向に所定ピッチずらして隣接配置した他の基本セルの出力端子とを配線チャネルを介すことなく電気接続する。
(2)前記1つの基本セルの他の入力端子を,当該1つの基本セルに対して行方向に隣接配置した他の基本セルの出力端子とを配線チャネルを介すことなく電気接続する。
(3)前記(1)の基本セル間の接続及び前記(2)の基本セル間の接続を,前記1つの基本セル以外の前記アレイを構成する他の基本セルに対して行う。
(4)接続経路変更は前記前記基本セルによって行う。 - 前記アレイを複数有し,
前記アレイ間を電気接続するインタフェース回路を備え,
前記インターフェース回路を介して前記複数のアレイ間で信号通信を行うことを特徴とする請求項1に記載の集積回路。 - 前記インターフェース回路は,前記アレイから出力されるデータを記憶する記憶素子を有し,当該記憶素子が有する所定端子に所定信号を印加した場合に当該記憶素子の入力端子に入る信号を当該記憶素子の出力端子にバイパスする機能を備え,
前記記憶素子の前記所定端子に前記所定信号を印加した場合,前記インターフェース回路によって電気接続される前記アレイ間における信号通信をバイパスし,バイパスしない場合は前記記憶素子は前記アレイから出力されるデータを記憶する順序回路として動作することを特徴とする請求項2に記載の集積回路。 - 前記アレイを構成する前記基本セルの出力端子を,当該基本セルに対して一段下の行にあってその行方向に位置する任意の基本セルの入力端子に接続するようにしたことを特徴とする請求項1乃至3の何れかに記載の集積回路。
- 前記論理再構成素子の論理を決めるための前記記憶素子は第1,第2のPMOSトランジスタと第1,第2のNMOSトランジスタからなり以下の構成からなることを特徴とする請求項1乃至4の何れか記載の集積回路。
(1)第1のPMOSトランジスタと第1のNMOSトランジスタのドレイン同士が接続され,このドレインが第2のPMOSトランジスタと第2のNMOSトランジスタのゲートに接続される。
(2)第2のPMOSトランジスタと第2のNMOSトランジスタのドレイン同士が接続され,このドレインが第1のNMOSトランジスタのゲートに接続され,且つ,出力端子となる。
(3)第1のPMOSトランジスタのソースが前記論理再構成素子の論理コンフィグレーションデータの入力端子となる。
(4)第1のNMOSトランジスタのソースはGND接続され,第2のPMOSトランジスタのソースは電源に接続される。
(5)第1のPMOSトランジスタのゲートはデータ入力のコントロールゲートとして機能する。
(6)第2のNMOSトランジスタのソースは初期状態で電源レベルに接続される。
(7)第2のNMOSトランジスタのソースは保持データ確定後,電源レベルからGNDレベルに電位が遷移する。
(8)前記(1)〜(7)によって前記記憶素子が構成される。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013528976A JP5704240B2 (ja) | 2011-08-12 | 2012-08-07 | 集積回路 |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011176820 | 2011-08-12 | ||
JP2011176820 | 2011-08-12 | ||
JP2013528976A JP5704240B2 (ja) | 2011-08-12 | 2012-08-07 | 集積回路 |
PCT/JP2012/070108 WO2013024751A1 (ja) | 2011-08-12 | 2012-08-07 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2013024751A1 JPWO2013024751A1 (ja) | 2015-03-05 |
JP5704240B2 true JP5704240B2 (ja) | 2015-04-22 |
Family
ID=47715071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013528976A Expired - Fee Related JP5704240B2 (ja) | 2011-08-12 | 2012-08-07 | 集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8957701B2 (ja) |
JP (1) | JP5704240B2 (ja) |
CN (1) | CN103828239B (ja) |
DE (1) | DE112012003335T5 (ja) |
WO (1) | WO2013024751A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3435545B1 (en) * | 2015-10-15 | 2023-06-07 | Menta | System and method for testing and configuration of an fpga |
US10312918B2 (en) * | 2017-02-13 | 2019-06-04 | High Performance Data Storage And Processing Corporation | Programmable logic design |
JP6781089B2 (ja) | 2017-03-28 | 2020-11-04 | 日立オートモティブシステムズ株式会社 | 電子制御装置、電子制御システム、電子制御装置の制御方法 |
JP2023088120A (ja) * | 2021-12-14 | 2023-06-26 | 久利寿 帝都 | ソフトウェア開発装置およびソフトウェア開発プログラム |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0574935A (ja) | 1991-09-11 | 1993-03-26 | Kawasaki Steel Corp | プログラマブル論理回路装置 |
US5315178A (en) | 1993-08-27 | 1994-05-24 | Hewlett-Packard Company | IC which can be used as a programmable logic cell array or as a register file |
US6331274B1 (en) * | 1993-11-01 | 2001-12-18 | Nanogen, Inc. | Advanced active circuits and devices for molecular biological analysis and diagnostics |
US5581199A (en) * | 1995-01-04 | 1996-12-03 | Xilinx, Inc. | Interconnect architecture for field programmable gate array using variable length conductors |
JPH0974351A (ja) | 1995-09-05 | 1997-03-18 | Nippon Telegr & Teleph Corp <Ntt> | プログラマブル回路装置 |
JP3576837B2 (ja) * | 1998-10-30 | 2004-10-13 | 日本電気株式会社 | プログラマブルロジックlsiの基本セル及び基本セル2次元アレイ |
US6300792B1 (en) | 1999-02-06 | 2001-10-09 | Altera Corporation | Programmable input/output pin signal multiplexing/demultiplexing circuitry for integrated circuits |
JP3269526B2 (ja) | 1999-02-09 | 2002-03-25 | 日本電気株式会社 | プログラマブルロジックlsi |
US6480027B1 (en) | 1999-03-04 | 2002-11-12 | Altera Corporation | Driver circuitry for programmable logic devices |
EP1076931A1 (en) | 1999-03-04 | 2001-02-21 | Altera Corporation | Programmable logic device with carry-select addition |
WO2000052825A1 (en) | 1999-03-04 | 2000-09-08 | Altera Corporation | Interconnection resources for programmable logic integrated circuit devices |
JP4206203B2 (ja) * | 1999-03-04 | 2009-01-07 | アルテラ コーポレイション | プログラマブルロジック集積回路デバイスの相互接続ならびに入力/出力リソース |
US6407576B1 (en) * | 1999-03-04 | 2002-06-18 | Altera Corporation | Interconnection and input/output resources for programmable logic integrated circuit devices |
US6323680B1 (en) | 1999-03-04 | 2001-11-27 | Altera Corporation | Programmable logic device configured to accommodate multiplication |
JP3326560B2 (ja) * | 2000-03-21 | 2002-09-24 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
US7767993B2 (en) * | 2002-04-04 | 2010-08-03 | Kabushiki Kaisha Toshiba | Resistance change memory device |
JP4414297B2 (ja) * | 2004-07-09 | 2010-02-10 | パナソニック株式会社 | プログラマブルロジックデバイス、コンフィギュレーション装置、コンフィギュレーション方法 |
JP4488988B2 (ja) * | 2005-09-13 | 2010-06-23 | 株式会社東芝 | 電源電位制御回路 |
WO2007060738A1 (ja) * | 2005-11-28 | 2007-05-31 | Taiyo Yuden Co., Ltd. | 半導体装置 |
US20100226495A1 (en) * | 2007-10-29 | 2010-09-09 | Michael Kelly | Digital readout method and apparatus |
US8124429B2 (en) * | 2006-12-15 | 2012-02-28 | Richard Norman | Reprogrammable circuit board with alignment-insensitive support for multiple component contact types |
US7724031B2 (en) | 2007-03-21 | 2010-05-25 | Altera Corporation | Staggered logic array block architecture |
US20090128189A1 (en) * | 2007-11-19 | 2009-05-21 | Raminda Udaya Madurawe | Three dimensional programmable devices |
JP5260077B2 (ja) * | 2008-02-15 | 2013-08-14 | 太陽誘電株式会社 | プログラマブル論理デバイスおよびその構築方法およびその使用方法 |
JP5565456B2 (ja) | 2010-02-16 | 2014-08-06 | 株式会社デンソー | 集積回路及びその使用方法 |
-
2012
- 2012-08-07 DE DE112012003335.3T patent/DE112012003335T5/de not_active Withdrawn
- 2012-08-07 JP JP2013528976A patent/JP5704240B2/ja not_active Expired - Fee Related
- 2012-08-07 WO PCT/JP2012/070108 patent/WO2013024751A1/ja active Application Filing
- 2012-08-07 US US14/233,176 patent/US8957701B2/en not_active Expired - Fee Related
- 2012-08-07 CN CN201280039400.2A patent/CN103828239B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPWO2013024751A1 (ja) | 2015-03-05 |
US20140145755A1 (en) | 2014-05-29 |
CN103828239A (zh) | 2014-05-28 |
CN103828239B (zh) | 2016-08-17 |
WO2013024751A1 (ja) | 2013-02-21 |
US8957701B2 (en) | 2015-02-17 |
DE112012003335T5 (de) | 2014-04-30 |
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Legal Events
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150127 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |