WO2007060738A1 - 半導体装置 - Google Patents

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semiconductor device
read
data
memory
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Inventor
Masayuki Satoh
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Taiyo Yuden Co., Ltd.
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17724—Structural details of logic blocks
    • H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables

Definitions

  • the present invention relates to a semiconductor device capable of operating a memory as a logic circuit.
  • LSI Large Scale Integration
  • FPGA Field Programmable Gate Array
  • FPGAs are composed of various parts such as logic circuits, wiring, and switches, there is a problem that a multilayer wiring structure with a number of wiring layers in a semiconductor process and advanced manufacturing technology are required.
  • Patent Document 1 operates as a logic circuit by writing truth table data to a memory such as SRAM (Static Random Access Memory), using the address as an input, and using the output as an output.
  • SRAM Static Random Access Memory
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-224468
  • a semiconductor device includes a plurality of memory cell blocks each including a plurality of memory cells that store a predetermined amount of data.
  • Each of the memory cell blocks is configured to store truth table data for outputting a desired logic value in response to a predetermined address input in the memory cell and operate as a logic circuit.
  • the memory cell blocks are connected such that three or more outputs from one memory cell block are input to three or more other memory cell blocks.
  • FIG. 1 is a diagram showing a configuration of a semiconductor device and an information processing device.
  • FIG. 2 is a configuration diagram of a memory cell that is a memory element constituting the semiconductor device 110 of FIG.
  • FIG. 3 is a configuration diagram of a memory cell block.
  • FIG. 4 is a diagram showing a connection state of read ports in the semiconductor device 110.
  • FIG. 4 is a diagram showing a connection state of read ports in the semiconductor device 110.
  • FIG. 5 is an internal structure diagram of a semiconductor device 110.
  • FIG. 6 is a configuration example of a 3-bit adder.
  • FIG. 7A is a simplified diagram of the memory cell block 300
  • FIG. 7B is a truth table stored in the memory cell blocks 300d, 300e, and 300f.
  • FIG. 8A is a simplified diagram of the memory cell block 300
  • FIG. 8B is a truth table stored in the memory cell blocks 300g, 300j, 3OOk, and 3001.
  • FIG. 9A is a simplified diagram of the memory cell block 300
  • FIG. 9B is a truth table stored in the memory cell blocks 300h and 30 Oi.
  • FIG. 10 is a diagram showing a connection state of read ports in the semiconductor device 110a.
  • FIG. 11 is an internal configuration diagram of a semiconductor device 110a.
  • FIG. 1 is a diagram illustrating a configuration of a semiconductor device and an information processing device.
  • the information processing device 100 is a computer device, such as an input unit 101 such as a keyboard, a storage unit 102 such as a hard disk, a memory 103 such as a RAM (Random Access Memory), an output unit 104 such as a CRT (Cathode Ray Tube), a communication A communication unit 105, which is a device, and a processing unit 106 such as a CPU (Central Processing Unit) are provided.
  • an input unit 101 such as a keyboard
  • a storage unit 102 such as a hard disk
  • a memory 103 such as a RAM (Random Access Memory)
  • an output unit 104 such as a CRT (Cathode Ray Tube)
  • a communication A communication unit 105 which is a device
  • a processing unit 106 such as a CPU (Central Processing Unit) are provided.
  • CPU Central Processing Unit
  • bit data created by the information processing apparatus 100 may be held in a ROM (Read Only Memory) (not shown).
  • the semiconductor device 110 is connected to the communication unit 105 of the information processing apparatus 100.
  • the semiconductor device 110 is, for example, an ordinary SRAM (Static Random Access Me mory), and will be described in detail later with reference to FIG.
  • FIG. 2 is a configuration diagram of a memory cell that is a storage element constituting the semiconductor device 110 of FIG.
  • the memory cell 200 includes a read word line 201, 202, a write word line 211, a read data line 22 1, 222, a write data line 231, 232, a gate 241, 242, 251, 252, 261, 262, and a flip-flop 271. It is configured with.
  • the gates 241, 242, 251, 252, 261 and 262 are composed of N-MOS (Negative-Metal Oxide Semiconductor). ) And N-MOS and P-MOS combined gates. In that case, it is only necessary to appropriately change peripheral circuits as necessary.
  • the read word lines 201 and 202 are wirings to which a voltage is applied when data of the memory cell 200 is read also by an external force.
  • the gates 241 and 242 are opened, and when the voltage of the read word line 202 is applied, the gates 251 and 252 are opened.
  • the write word line 211 is a wiring to which a voltage is applied when data is written to the memory cell 200 from the outside. When the voltage of the write word line 211 is applied, the gate 261 and the gate 262 are opened.
  • Read data lines 221, 222 are held in flip-flop 271 when a predetermined voltage is applied to read word line 201 and read word line 202 and gates 241, 242, 251 and 252 are opened. It is a wiring for reading the data.
  • data “0” is read from read data line 221
  • data “1” is read from read data line 222
  • read Data “0” is read from the data line 222. V, so-called differential signal operation is started.
  • the write data lines 231 and 232 are wirings for writing data to the flip-flop 271 when the voltage of the write word line 211 is applied and the gate 261 and the gate 262 are opened.
  • the flip-flop 271 has a “0” or “1” stored in the memory cell 200 in the above sense. It is a memory circuit that holds data.
  • FIG. 3 is a configuration diagram of a part of the memory cell block in the internal structure of the semiconductor device 110 in FIG. 1 (see FIG. 2 as appropriate).
  • the memory cell block 300 includes a plurality of memory cells 200 connected in line in an array, and read address decoders 311, 312. Further, as described above, by providing the read address decoders 311, 312 of the double read word lines 201, 202 on the left and right, the wiring function described below can be provided.
  • the outermost memory cell 200 that is, the upper side of the memory cell 2OO (Cell31,0) and the memory cell 200 (Cell31,3), and the innermost memory cell 200, That is, the read data lines 221, 222 are connected to another memory cell block 300 (not shown) below the memory cell 200 (CellO, 1) and the memory cell 200 (Cell0, 2). It is made.
  • the memory cell 200 on the uppermost inner side that is, the memory cell 200 (Cell31, l) and the memory cell 200 (Cell31, 2) on the upper side and the outermost memory cell on the lowermost stage.
  • Read data lines 221, 222 are disconnected at 200, that is, below memory cell 2OO (Cell0, 0) and memory cell 200 (CellO, 3).
  • the read data lines are configured such that the outer plural pairs are connected to the upper side and the inner plural pairs are connected to the lower side.
  • read address decoder 311 is arranged on the left side and receives a plurality of address differential signals from address input line 322.
  • read address decoder 312 is arranged on the right side and receives a plurality of address differential signals from address input line 323.
  • these address input line 322, address input line 323 and Select line (specific address selection line) 301 select one of the multiple read word lines (corresponding to read word line 202 in FIG. 2) from 331 to 362, The voltage of the read word line can be applied.
  • the select line 301 is provided with an inverter 302. Further, the read address decoder 311 is provided with a plurality of logic circuits (AND circuits, etc.) 370. Write word line 371 (corresponding to write word line 211 in FIG. 2) is connected to write address decoder 411 (see FIG. 5).
  • the read address decoder 312 also includes a logic circuit for the read address decoder 312.
  • the signal from the select line 301 is set.
  • the adder and subtracter can be switched instantly.
  • switching between an adder and a normal storage device can be performed.
  • FIG. 4 shows a connection state of the read port (two upper and lower outputs of the read data line in FIG. 3 and two inputs from the address input lines 322 and 323) in the semiconductor device 110 (see FIG. 1). It is a figure. 4 shows a part of the upper left when the semiconductor device 110 is viewed in plan.
  • the input AO (hereinafter referred to as “A0”: A1 to A3 is also the same) indicates the combination of AO and ZAO in FIG. ⁇ A The same applies to 3.
  • the memory DO blocks 300d to 3001! / And the output DO (hereinafter referred to as "DO": D1 to D3 are also the same) are shown in FIG. 0) is a combination of the two read data lines, and the same applies to D1 to D3.
  • the driver circuit 420 converts a signal input from an external device to the present device (semiconductor device 110) into a differential signal.
  • the amplifier 430 amplifies and converts the input differential signal into a normal signal and outputs it to an external device.
  • the semiconductor device 110 can easily perform data feedback. Specifically, for example, when data is sent from D3 of the memory cell block 300d to A1 of the memory cell block 300g, the memory cell is configured so that the data input from the A1 is output from the D1 to the memory cell block 300g! If the truth table is written in the block 300g, the data can be fed back to A3 of the memory cell block 300d.
  • the semiconductor device 110 without changing the wiring can be operated as various logic circuits only by changing the truth table written in the memory cell blocks 300d to 3001.
  • the number of times and the condition are not limited to those shown in FIG. 4 and can be changed as appropriate.
  • FIG. 5 is an internal structure diagram of the semiconductor device 110 (see FIG. 1). Each memory cell block 300 is arranged in an array, a write address decoder 411 is arranged on the left side, and a write Z read circuit 401 is arranged on the lower side, and they are connected as shown in the figure. That is, FIG. 5 is a diagram illustrating a state other than the connection state of the read port in the semiconductor device 110 similar to FIG.
  • the write address decoder 411 is a device for specifying the X address of the memory cell block 300 (the vertical address of the semiconductor device 110 in FIG. 5) when writing data to the memory cell block 300. .
  • the X address for specifying the! / Of the plurality of memory cell blocks 300 or the shifted memory cell block 300 is an upper address (in this case, A4w
  • X address for specifying the inside of the specified memory cell block 300 (memory cell 200) is input from the lower address (in this case, A0w to A3w) Is done.
  • the write Z read circuit 401 is an apparatus that specifies the y address of the memory cell block 300 that reads and writes data, and further reads and writes data to and from the specified memory cell block 300. is there.
  • the write Z-read circuit 401 has a y address (horizontal direction of the semiconductor device 110 in FIG. 5) for specifying any one of the plurality of memory cell blocks 300. Address (in this case, Ayw2), and the y address (in this case, Ayw 0, Aywl) is entered to identify the inside of the specified memory cell block 300 (memory cell 200) .
  • the write Z read circuit 401 receives data of a plurality of bits (in this case, 4 bits) from the input 402.
  • the semiconductor device 110 follows the rewritten truth table data. You can change the behavior.
  • FIG. 6 is a configuration example of a 3-bit adder. The connection between the memory cell blocks in FIG. 6 is the same as in FIG.
  • the least significant bit of E is E0, the next bit is El, and the most significant bit is E2.
  • the least significant bit of F is F0, the next bit is Fl, and the most significant bit is F2.
  • the least significant bit of Y is Y0, the next bit is Yl, and the most significant bit is ⁇ 2.
  • the carry by adding the least significant bit is C0, the carry by adding the next bit is Cl, and the carry by adding the most significant bit is C2.
  • each signal has a differential force.
  • the AO force is also input from the E0 force A1 to F0, and the addition is performed.
  • E1 force A1 to F1 is input from AO, CO is input from A3, addition is performed, Y1 is output from D3, and C1 is output from D2.
  • AO force E2 force A1 to F2 are input, A3 to C1 are input, addition is performed, D3 to Y2 is output, and D2 to C2 is output.
  • YO output from D3 of the memory cell block 300d is output from D3 of the memory cell block 300j via the path shown in the figure.
  • Y1 output from D3 of the memory cell block 300e is output from D3 of the memory cell block 300k through the path shown in the figure.
  • Y2 output from D3 of the memory cell block 300f is output from D3 of the memory cell block 3001 through the path shown in the figure.
  • FIG. 7A is a simplified diagram of the memory cell block 300
  • FIG. 7B is a truth table stored in the memory cell blocks 300d, 300e, and 300f (see FIG. 6 as appropriate).
  • truth values other than A2 are the same for the 1st to 4th stages and the 5th to 8th stages, and the 9th to 12th stages and the 13th to 16th stages from the top! This is to ensure that an accurate output result can be obtained even if any data of “0” and “1” is input to A2.
  • FIG. 8 (a) is a simplified diagram of the memory cell block 300, and (b) is a truth table stored in the memory cell blocks 300g, 300j, 300k, and 3001 (see FIG. 6 as appropriate).
  • FIG. 9 (a) is a simplified diagram of the memory cell block 300, and (b) is a truth table stored in the memory cell blocks 300h and 300i (see FIG. 6 as appropriate).
  • DO and D2 are not used here, so “0” is output in all cases.
  • FIG. 10 is a diagram showing a read port connection state in a semiconductor device 110a which is a modification of the semiconductor device 110 in FIG.
  • the memory cell blocks 300p to 300r in the column between the memory cell blocks 300m to 300o in the leftmost column and the memory cell blocks 300s to 300u in the third column are Are shifted by half the memory cell block.
  • AO to A3 and DO to D3 of each memory cell block are connected as shown in the figure.
  • FIG. 5 An internal configuration diagram of the semiconductor device 110a (corresponding to FIG. 5) is as shown in FIG.
  • HDL Hardware Description Language
  • the semiconductor device of the present embodiment is a memory and a storage device
  • the C language program can be stored and the data can be loaded as a truth value, so that the work process is simple and easy.
  • the semiconductor device of this embodiment is a memory device, even when different logical circuits are realized, it is only necessary to rewrite truth data written in the memory cell 200 without changing the wiring.
  • FIG. 12 is a flowchart showing the flow of processing when bit data for operating as a logic circuit is mounted on a semiconductor device.
  • the information processing apparatus 100 inputs a realized C language program that describes a function.
  • the storage unit 102 stores programs of various functions (addition, subtraction, etc.).
  • the operator of the information processing apparatus 100 uses the input unit 101 to add a declaration statement (Include statement) in order to cite the necessary programs stored in the storage unit 102 (steps). S 1102).
  • a declaration statement Include statement
  • the processing unit 106 creates a truth table (such as the truth table 600 in FIG. 7) based on the C language program to which the Include statement has been added (step S 1103), and based on the truth table! /, Bit data is created (step S 1104), and the bit data is mounted on the semiconductor device 110 via the communication unit 105 (step S1105).
  • a truth table such as the truth table 600 in FIG. 7
  • Bit data is created (step S 1104), and the bit data is mounted on the semiconductor device 110 via the communication unit 105 (step S1105).
  • the attenuation of data can be suppressed and the use of a sense amplifier can be eliminated.
  • an intermediate buffer may be used for the read sense amplifier or the read data line, and the number of word lines may be 33 or more.
  • the semiconductor device of the present embodiment it is possible to test another one memory by using a plurality of memories and putting a test program in some of them. After the test is completed, the memory can be used as a normal memory by deleting the test program from the memory containing the test program.
  • the memory is self-tested with the structure of the semiconductor device of the present embodiment, and a test program written in C language is written in that portion, and a test logic is written.
  • a test program written in C language is written in that portion, and a test logic is written.
  • connection between the memory cell blocks is not limited to the case where one memory cell block is connected to the other four memory cell blocks. Other configurations connected to the memory cell block may be used.
  • the read data line may be wired only on one side of the read data line.
  • the semiconductor device of the present invention may be realized using DRAM (Dynamic Random Access Memory) or flash memory instead of SRAM! / ⁇ .
  • DRAM Dynamic Random Access Memory
  • flash memory instead of SRAM! / ⁇ .

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Abstract

　本発明に係る半導体装置１１０は、所定量のデータを記憶するメモリセルを複数備えたメモリセルブロックを複数有している。そして、それぞれの前記メモリセルブロックは、所定のアドレス入力に対して所望の論理値を出力するための真理値表データをそのメモリセルに記憶し、論理回路として動作するように構成されている。また、前記メモリセルブロックは、入力数および出力数が３つ以上であり、前記メモリセルブロック同士は、１つのメモリセルブロックからの３つ以上の出力が３つ以上の他のメモリセルブロックへ入力されるように接続されている。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、メモリを論理回路として動作させることができる半導体装置に関する。
背景技術
[0002] 従来、 LSI (Large Scale Integration)などの半導体装置は、機能設計、論理回路設 計、ウェハ製造、組立などの多くの工程を経て製造されていた。そして、その製造ェ 程は、同一製品の大量生産には適していたが、多種類の製品の少量ずつの生産に はコストがかかるため適して 、なかった。
[0003] そこで、多種類の半導体装置の少量生産に適する技術として、 FPGA (Field Progr ammable Gate Array)などの製造技術が開発された。 FPGAとは、製造した後に論理 回路をプログラムできる LSIなどの半導体装置のことである。
しかし、 FPGAは、論理回路、配線、スィッチなど多種の部品から構成されるため、 半導体プロセス上の配線層数の多層配線構造や高度な製造技術を必要とするという 問題があった。
[0004] その問題を解決するため、特許文献 1では、 SRAM (Static Random Access Memor y)などのメモリに真理値表データを書き込み、アドレスを入力とし、出力を出力とする ことで論理回路として動作する半導体装置に関する技術が開示されている。
特許文献 1：特開 2003— 224468号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、特許文献 1の半導体装置では、所定量のデータを記憶するメモリセ ルを複数集めたメモリセルブロックがアレイ状に並べられ、 1つのメモリセルセルブロッ クからのデータは、隣接する 4つのメモリセルセルブロックのうち 2つ（たとえば上下左 右のうち右と下）にしか出力されないため、データを帰還させる（元のメモリセルブロッ クに戻す)論理回路として動作させることが困難であった。また、メモリセルセルブロッ クの規模 (入力数や出力数)の適正化も考慮されて ヽなかった。 [0006] そこで、本発明は、前記問題点に鑑みてなされたものであり、論理回路として動作 するメモリであり、データの帰還を容易に行うことができ、メモリセルセルブロックの規 模を適正化した半導体装置を提供することを目的とする。
課題を解決するための手段
[0007] 前記課題を解決するために、本発明に係る半導体装置は、所定量のデータを記憶 するメモリセルを複数備えたメモリセルブロックを複数有している。そして、それぞれの 前記メモリセルブロックは、所定のアドレス入力に対して所望の論理値を出力するた めの真理値表データをそのメモリセルに記憶し、論理回路として動作するように構成 されている。また、前記メモリセルブロック同士は、 1つのメモリセルブロックからの 3つ 以上の出力が 3つ以上の他のメモリセルブロックへ入力されるように接続されている。 発明の効果
[0008] 本発明の半導体装置によれば、論理回路として動作するメモリにおいて、データの 帰還を容易に行うことができ、メモリセルセルブロックの規模を適正化することができ る。
図面の簡単な説明
[0009] [図 1]半導体装置と情報処理装置の構成を示す図である。
[図 2]図 1の半導体装置 110を構成する記憶素子であるメモリセルの構成図である。
[図 3]メモリセルブロックの構成図である。
[図 4]半導体装置 110における読出ポートの接続状況を示した図である。
[図 5]半導体装置 110の内部構造図である。
[図 6]3ビット加算器の構成例である。
[図 7] (a)はメモリセルブロック 300の簡略図、（b)はメモリセルブロック 300d、 300eお よび 300fに格納する真理値表である。
[図 8] (a)はメモリセルブロック 300の簡略図、（b)はメモリセルブロック 300g、 300j、 3 OOkおよび 3001に格納する真理値表である。
[図 9] (a)はメモリセルブロック 300の簡略図、（b)はメモリセルブロック 300hおよび 30 Oiに格納する真理値表である。
[図 10]半導体装置 110aにおける読出ポートの接続状況を示した図である。 O
[図 11]半導体装置 110aの内部構成図である。
[図1—
〇 12]半導体装置に、論理回路として動作させるためのビットデータを搭載するとき
〇
の処理の流れを示すフローチャートである。
符号の説明
情報処理装置
110 半導体装置
200 メモリセノレ
201, 202 読出ワード線
211 書込ワード線
221, 222 読出データ線
231, 232 書込データ線
300 メモリセノレブロック
301 セレクト線
311, 312 読出アドレスデコーダ
401 書込 Z読出回路
600, 700, 800 真理値表
発明を実施するための最良の形態
[0011] 以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明す る。
図 1は、半導体装置と情報処理装置の構成を示す図である。情報処理装置 100は 、コンピュータ装置であり、キーボードなどの入力部 101、ハードディスクなどの記憶 部 102、 RAM (Random Access Memory)などのメモリ 103、 CRT (Cathode Ray Tub e)などの出力部 104、通信装置である通信部 105、および、 CPU (Central Processin g Unit)などの処理部 106を備えている。
なお、情報処理装置 100で作成するビットデータ（図 12のステップ S1104で後記） を、図示しない ROM (Read Only Memory)で保持するようにしてもよい。
[0012] 半導体装置 110は、情報処理装置 100の通信部 105と接続されている。半導体装 置 110は、ハードウェア的には、たとえば、通常の SRAM (Static Random Access Me mory)と同様の記憶装置であり、詳細は図 2以降で説明する。
[0013] 図 2は、図 1の半導体装置 110を構成する記憶素子であるメモリセルの構成図であ る。メモリセル 200は、読出ワード線 201, 202、書込ワード線 211、読出データ線 22 1, 222,書込データ線 231, 232,ゲート 241, 242, 251, 252, 261, 262および フリップフロップ 271を備えて構成される。
[0014] なお、ゲート 241, 242, 251, 252, 261および 262は、 N— MOS (Negative- Met al Oxide Semiconductor)で構成するものとしている力 その代わりに P— MOS (Positi ve-Metal Oxide Semiconductor)を用いて構成してもよぐさらに、 N— MOSとP— M OSの複合ゲートとしてもよい。その場合、周辺の回路を必要に応じて適宜変更する ことで対応すればよい。
[0015] 読出ワード線 201, 202は、メモリセル 200のデータを外部力も読み出すときに電圧 が印加される配線である。読出ワード線 201の電圧が印加されるとゲート 241とゲート 242が開き、読出ワード線 202の電圧が印加されるとゲート 251とゲート 252が開く。
[0016] 書込ワード線 211は、メモリセル 200に外部からデータを書き込むときに電圧が印 カロされる配線である。書込ワード線 211の電圧が印加されると、ゲート 261とゲート 26 2が開く。
[0017] 読出データ線 221, 222は、読出ワード線 201と読出ワード線 202に所定の電圧が 印カロされ、ゲート 241, 242, 251および 252力開いたときに、フリップフロップ 271に 保持されているデータを読み出すための配線である。なお、読出データ線 221から データ「0」が読み出されたときは読出データ線 222からはデータ「1」が読み出され、 読出データ線 221からデータ「1」が読み出されたときは読出データ線 222からはデ ータ「0」が読み出される、 V、わゆる差動信号の動作をするようになって!/、る。
[0018] 書込データ線 231, 232は、書込ワード線 211の電圧が印加され、ゲート 261とゲ ート 262が開いたときに、フリップフロップ 271にデータを書き込むための配線である 。書込データ線 231からデータ「0」を書き込むときは書込データ線 232からはデータ 「1」を書き込み、書込データ線 231からデータ「1」を書き込むときは書込データ線 23 2からはデータ「0」を書き込むようになって!/、る。
フリップフロップ 271は、上記の意味でのメモリセル 200に記憶される「0」か「1」の データを保持する記憶回路である。
[0019] 図 3は、図 1の半導体装置 110における内部構造の一部のメモリセルブロックの構 成図である (適宜図 2参照)。
メモリセルブロック 300は、アレイ状に並べて接続された複数のメモリセル 200と、読 出アドレスデコーダ 311, 312を含んで構成される。また、前記したように、 2重の読出 ワード線 201, 202の読出アドレスデコーダ 311, 312を左右に備えることで、以下に 述べる配線機能を持たせることができる。
[0020] メモリセルブロック 300では、最上段の外側のメモリセル 200、すなわち、メモリセル 2OO (Cell31,0)とメモリセル 200 (Cell31,3)の上側と、最下段の内側のメモリセル 200 、すなわち、メモリセル 200 (CellO, 1)とメモリセル 200 (Cell0,2)の下側において、読 出データ線 221, 222が、他のメモリセルブロック 300 (不図示）に接続されるように構 成されている。
[0021] また、メモリセルブロック 300では、最上段の内側のメモリセル 200、すなわち、メモ リセル 200 (Cell31,l)とメモリセル 200 (Cell31,2)の上側と、最下段の外側のメモリセ ル 200、すなわち、メモリセル 2OO (Cell0,0)とメモリセル 200 (CellO,3)の下側におい て、読出データ線 221, 222が切断されている。
[0022] すなわち、メモリセルブロック 300において、読出データ線は、外側の複数対が上 方に、また、内側の複数対が下方に接続されるように構成されている。このようにする ことで、メモリセルブロック 300の出力（読出し)の規模を必要最小限に抑え、各種デ ータ処理の負担を軽くすることができ、また、複数の方向に複数の出力を行うことがで きる。
[0023] メモリセルブロック 300内において、左側には読出アドレスデコーダ 311が配置され 、アドレス入力線 322から複数のアドレス差動信号を受ける。また、メモリセルブロック 300内において、右側には読出アドレスデコーダ 312が配置され、アドレス入力線 32 3から複数のアドレス差動信号を受ける。
なお、特許請求の範囲における、入力数および出力数の「3つ」あるいは「4つ」とい うのは、差動信号の場合の「3対」あるいは「4対」と 、う意味に相当する。
[0024] メモリセルブロック 300では、これらのアドレス入力線 322、アドレス入力線 323およ びセレクト線 (特定のアドレス選択線） 301からの入力により、符号 331から符号 362 までの複数本の読出ワード線（図 2の読出ワード線 202に対応)から任意の 1本を選 択し、その読出ワード線の電圧を印加することができる。
[0025] また、セレクト線 301にはインバータ 302が備えられている。さらに、読出アドレスデ コーダ 311には複数個の論理回路 (アンド回路など） 370が備えられている。また、書 込ワード線 371 (図 2の書込ワード線 211に対応）は、書込アドレスデコーダ 411 (図 5 参照）に接続されている。
なお、読出アドレスデコーダ 312の論理回路などについても、読出アドレスデコーダ
311の場合と同様なので、説明を省略する (たとえば、論理回路 380が読出ワード線
381に接続されている)。
[0026] 図 3に示すように、たとえば、セレクト線 301から「1」が入力されたときは、メモリセル ブロック 300におけるメモリセル 200の上半分が動作し、セレクト線 301から「0」が入 力されたときは、メモリセルブロック 300におけるメモリセル 200の下半分が動作する ようになっている。
[0027] したがって、たとえば、メモリセルブロック 300におけるメモリセル 200の上半分をカロ 算器、メモリセル 200の下半分を減算器として動作するように設定しておけば、セレク ト線 301からの信号を切り替えるだけで、瞬時に、加算器と減算器の切り替えを行うこ とができる。また、同様にして、それ以外に、加算器と通常の記憶装置との切り替えな ども行うことができる。
[0028] 以上、メモリセルブロック 300の全体および詳細を説明した力 このように、メモリセ ル 200を縦 32 X横 4の構成とすれば、読出データ線 221, 222 (図 2参照）を短くする ことでセンスアンプを省略することができ、回路を簡素化することができる。
[0029] 図 4は、半導体装置 110 (図 1参照）における読出ポート（図 3の読出データ線の上 下 2出力ずつとアドレス入力線 322, 323からの 2入力ずつ）の接続状況を示した図 である。また、図 4は、半導体装置 110を平面視した場合の左上の一部を表わしてい る。
[0030] メモリセノレブロック 300d〜3001において、入力 AO (以下「A0」という： A1〜A3も同 様）は表記の簡略のために図 3の AOと ZAOを合わせたものを示すものとし、 A1〜A 3についても同様である。
[0031] また、メモリセノレブロック 300d〜3001にお!/、て、出力 DO (以下「DO」という： D1〜D 3も同様）は表記の簡略のために図 3のメモリセル 200 (Cell31,0)の読出データ線 2つ を合わせたものを示すものとし、 D1〜D3についても同様である。
メモリセルブロック 300d〜3001の AO〜A3および DO〜D3は、図 4に示すように接 続される。
[0032] なお、ドライバ回路 420は、外部装置から本デバイス（半導体装置 110)に入力され る信号を差動信号に変換するものである。また、アンプ 430は、入力した差動信号を 通常の信号に増幅および変換して外部装置に出力するものである。
[0033] このような配線にすることで、半導体装置 110において、データの帰還を容易に行う ことができる。具体的には、たとえば、メモリセルブロック 300dの D3からメモリセルブ ロック 300gの A1にデータを送る場合、メモリセルブロック 300gにお!/、て A1から入つ たデータを D1から出力するようにメモリセルブロック 300gに真理値表を書き込んで おけば、そのデータをメモリセルブロック 300dの A3に帰還させることができる。
[0034] また、メモリセルブロック 300d〜3001に書き込む真理値表を変更するだけで、配線 を変更することなぐ半導体装置 110を様々な論理回路として動作させることができる なお、このような配線の折れ曲がりの回数や具合は、特にこの図 4に限定されること なぐ適宜変更が可能である。
[0035] 図 5は、半導体装置 110 (図 1参照）の内部構造図である。それぞれのメモリセルブ ロック 300はアレイ状に並べられ、左側に書込アドレスデコーダ 411、下側に書込 Z 読出回路 401が配置され、そららが図のように接続される。つまり、図 5は、図 4と同様 の半導体装置 110において、読出ポートの接続状況以外の様子を示した図である。
[0036] 書込アドレスデコーダ 411は、メモリセルブロック 300にデータを書き込む際に、メモ リセルブロック 300の Xアドレス（図 5の半導体装置 110の縦方向のアドレス）を特定す るための装置である。
書込アドレスデコーダ 411には、複数のメモリセルブロック 300のうちの!/、ずれのメ モリセルブロック 300かを特定するための Xアドレスが上位アドレス（この場合は A4w 以降の A5w, A6w, · · -)に入力され、その特定されたメモリセルブロック 300の内部 (メモリセル 200)を特定するための Xアドレスが下位アドレス（この場合は A0w〜A3 w)から入力される。
[0037] また、書込 Z読出回路 401は、データの読み書きを行うメモリセルブロック 300の y アドレスを特定し、さらに、特定されたメモリセルブロック 300に対してデータの読み書 きを行う装置である。
具体的には、書込 Z読出回路 401には、複数のメモリセルブロック 300のうちのい ずれかのメモリセルブロック 300かを特定するための yアドレス（図 5の半導体装置 11 0の横方向のアドレス）が（この場合は Ayw2に）入力され、その特定されたメモリセル ブロック 300の内部（メモリセル 200)を特定するための yアドレスが（この場合は Ayw 0, Aywlに)入力される。また、書込 Z読出回路 401には、入力 402から複数のビッ ト数 (この場合は 4ビット）のデータが入力される。
[0038] このようにして、特定のメモリセルブロック 300における特定のメモリセル 200を適宜 選択し、真理値表データの書き換えなどを行うことができる。
すなわち、半導体装置 110は、複数のメモリセルブロック 300のうち、一部のメモリ セルブロック 300のメモリセル 200が記憶する真理値表データを書き換えられた場合 、その書き換えられた真理値表データにしたがって動作を変更できる。
[0039] 続いて、図 6〜図 9を参照しながら、半導体装置 110 (図 4参照)を 3ビット加算器とし て使用する場合の例について説明する。
図 6は、 3ビット加算器の構成例である。この図 6におけるメモリセルブロック同士の 接続は、図 4の場合と同じである。
[0040] ここでは、 3ビットの 2数 E, Fを加算し、その結果を Yとする場合について説明する。
なお、 Eの最下位ビットを E0、次のビットを El、最上位ビットを E2とする。また、 Fの最 下位ビットを F0、次のビットを Fl、最上位ビットを F2とする。さらに、 Yの最下位ビット を Y0、次のビットを Yl、最上位ビットを Υ2とする。また、最下位ビットの加算による桁 上がりを C0、次のビットの加算による桁上がりを Cl、最上位のビットの加算による桁 上がりを C2とする。また、各々の信号は差動である力 記載上簡略して記述した。
[0041] メモリセルブロック 300dでは、 AO力も E0力 A1から F0が入力され、加算を行 、、 D3から YOを出力し、 D2から COを出力する。
メモリセルブロック 300eでは、 AOから E1力 A1から F1が入力され、また、 A3から COが入力され、加算を行い、 D3から Y1を出力し、 D2から C1を出力する。
メモリセルブロック 300fでは、 AO力 E2力 A1から F2が入力され、また、 A3から C1が入力され、加算を行い、 D3から Y2を出力し、 D2から C2を出力する。
[0042] メモリセルブロック 300dの D3から出力された YOは、図のような経路を経て、メモリ セルブロック 300jの D3から出力される。
メモリセルブロック 300eの D3から出力された Y1は、図のような経路を経て、メモリ セルブロック 300kの D3から出力される。
メモリセルブロック 300fの D3から出力された Y2は、図のような経路を経て、メモリセ ルブロック 3001の D3から出力される。
このようにして、加算結果である YO、 Y1および Υ2を得ることができる。
[0043] 図 7において、（a)はメモリセルブロック 300の簡略図、（b)はメモリセルブロック 300 d、 300eおよび 300fに格納する真理値表である（適宜図 6参照）。
図 7 (a)に示すように、メモリセノレブロック 300において、 AO〜A3に入力があると、 その入力に応じて DO〜D3から真理値表に定義されたデータが出力される。
[0044] 図 7 (b)【こ示すよう【こ、 AO, A1, A3【こ E (E0〜E2) , F (F0〜F2) , Cin (C0〜C2) の入力があると、それら 3つの加算結果として、そのビットの値を D3に Y(Y0〜Y2)と して出力し、桁上がりを D2に Cout (C0〜C2)として出力する。
[0045] なお、 DOと D1は、ここでは使用しないため、すべての場合で「0」を出力するように している。
また、上から 1段目〜4段目と 5段目〜8段目、および、 9段目〜 12段目と 13段目〜 16段目は、 A2以外の真理値が同じになって!/、るが、これは、 A2に「0」と「1」の!、ず れのデータが入力されても正確な出力結果が得られるようにするためである。
[0046] 図 8において、（a)はメモリセルブロック 300の簡略図、（b)はメモリセルブロック 300 g、 300j、 300kおよび 3001に格納する真理値表である（適宜図 6参照）。
図 8 (a)に示すように、メモリセノレブロック 300において、 A0〜A3に入力があると、 その入力に応じて D0〜D3から真理値表に定義されたデータが出力される。 [0047] 図 8 (b)〖こ示すように、 A1に Y(Y0〜Y2)の入力があると、その値を D3にそのまま 出力する。
なお、 D0〜D2は、ここでは使用しないため、すべての場合で「0」を出力するように している。
[0048] また、実際には A1から D3へ「0」→「0」、「1」→「1」という 2種類（2段分)の真理値 表があればよいのである力 AO、 A2、 A3に「0」と「1」のいずれのデータが入力され ても正確な出力結果が得られるように、 16段の真理値表となって 、る。
[0049] 図 9において、（a)はメモリセルブロック 300の簡略図、（b)はメモリセルブロック 300 hおよび 300iに格納する真理値表である（適宜図 6参照）。
図 9 (a)に示すように、メモリセノレブロック 300において、 AO〜A3に入力があると、 その入力に応じて DO〜D3から真理値表に定義されたデータが出力される。
[0050] 図 9 (b)に示すように、 AOに C (C0〜C2)の入力があると、その値を D1にそのまま 出力する。また、 A1に Y(Y0〜Y2)の入力があると、その値を D3にそのまま出力す る。
なお、 DOと D2は、ここでは使用しないため、すべての場合で「0」を出力するように している。
また、図 8 (b)の場合と同様、 A2と A3に「0」と「1」の 、ずれのデータが入力されて も正確な出力結果が得られるようになって!/、る。
[0051] 図 10は、図 4の半導体装置 110の変形例である半導体装置 110aにおける読出ポ ートの接続状況を示した図である。半導体装置 110aにおいて、一番左の列のメモリ セルブロック 300m〜300oと左力ら 3番目の列のメモリセルブロック 300s〜300uに 比べて、その間の列のメモリセルブロック 300p〜300rは、縦方向にメモリセルブロッ ク半個分ずらして配置される。また、それぞれのメモリセルブロックの AO〜A3および DO〜D3は、図のように接続される。
[0052] このように、メモリセルブロックをずらして配置することで、図 4の半導体装置 110の 場合に比べて、それぞれのメモリセルブロックの DO〜D3から他のメモリセルブロック の AO〜A3に入力する配線の長さを短くすることができる。
なお、このような配線の折れ曲がりの回数や具合は、特にこの図 10に限定されるこ となぐ適宜変更が可能である。
また、半導体装置 110aの内部構成図（図 5に対応）は、図 11に示す通りである。
[0053] 以上説明したように、本実施形態の半導体装置によれば、論理回路として動作する ことができるメモリにおいて、 1つのメモリセルブロックから 4つのメモリセルブロックに 出力を与えることで、データの帰還を容易に行うことができる。
[0054] また、従来の FPGAの製造では、たとえば、 C言語プログラムを作成して、それから
HDL (Hardware Description Language)を作成する。その HDLから論理合成を行い
、論理回路を作成する。その論理回路から、該当する FPGAに論理の配置と配置配 線を行う。つまり、複雑で高度な作業工程が必要であった。
一方、本実施形態の半導体装置は、メモリであり記憶装置であるので、 C言語プロ グラムをコンノィルしてそのデータを真理値として搭載できるため、作業工程が単純 で容易となる。また、本実施形態の半導体装置は、記憶装置であるため、異なった論 理回路を実現する場合でも、配線はそのままで、メモリセル 200に書き込む真理値デ ータを書き換えるだけで済む。
[0055] これを、図 12を参照しながら、より具体的に説明する（適宜図 1参照)。図 12は、半 導体装置に、論理回路として動作させるためのビットデータを搭載するときの処理の 流れを示すフローチャートである。
[0056] まず、情報処理装置 100は、実現した 、機能を記述した C言語プログラムを入力部
101から入力し (ステップ S1101)、記憶部 102に記憶する。
また、記憶部 102には、あら力じめ、各種機能 (加算、減算など）のプログラムが記 憶されているものとする。
[0057] 情報処理装置 100の操作者は、記憶部 102に記憶されているプログラムのうち必 要なものを引用するため、入力部 101を用 、て宣言文 (Include文）を追加する (ステツ プ S 1102)。
処理部 106は、 Include文が追加された C言語プログラムに基づいて真理値表（図 7 の真理値表 600など）を作成し (ステップ S 1103)、その真理値表に基づ!/、てビットデ ータを作成し (ステップ S 1104)、さらに、通信部 105を介して半導体装置 110にその ビットデータを搭載する（ステップ S1105)。 このように、本実施形態の半導体装置 110によれば、半導体装置 110を論理回路 として動作させるための作業が簡単に済む。
[0058] さらに、本実施形態の半導体装置によれば、実際の論理回路を使用していないの で、メモリの一部に故障が発生しても、その箇所の使用を避けるなどしてその対応 (救 済)を容易に行うことができる。
[0059] また、 1つのメモリセルブロックに対するワード線を本実施形態のように 32本とすれ ば、データ (信号)の減衰を抑え、センスアンプの使用を不要とすることができる。しか し、半導体装置の機能を重視するのであれば、読み出しセンスアンプか読み出しデ ータ線に中間バッファを使用し、ワード線の本数を 33本以上としてもよい。
[0060] さらに、本実施形態の半導体装置によれば、複数のメモリを使用し、そのうちのいく つかのメモリにテストプログラムを入れることで、他の 1つのメモリをテストすることがで きる。そして、テスト終了後は、テストプログラムを入れたメモリからテストプログラムを 消去することで、それらのメモリを通常のメモリとして使用することができる。
[0061] また、メモリを内蔵するシステム LSIで、そのメモリを本実施形態の半導体装置の構 造にして自己テストし、かつ、その部分に C言語で記述されるテストプログラムを記述 してテスト論理回路を構成することで、システム LSIにおける他の論理回路をテストす ることがでさる。
[0062] さらに、メモリセルブロック同士の接続は、 1つのメモリセルブロックが他の 4つのメモ リセルブロックと接続される場合に限らず、データの帰還を行えるような、他の 3っ以 上のメモリセルブロックと接続される他の構成であってもよい。
さらに、読出データ線を差動にしている力 半導体レイアウトや読出アドレスデコー ダの論理回路を考慮し、片側の読出データ線だけで配線するようにしてもょ 、。
[0063] 以上で実施形態の説明を終えるが、本発明の態様はこれらに限定されるものでは ない。
たとえば、本発明の半導体装置は、 SRAMに代えて、 DRAM (Dynamic Random A ccess Memory)やフラッシュメモリを用いて実現してもよ！/ヽ。
また、メモリでの性能向上のためのプリチャージ機能等の機能搭載を制限するもの ではない。 その他、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。

Claims

請求の範囲
[1] 所定量のデータを記憶するメモリセルを複数備えたメモリセルブロックを複数有する 半導体装置であって、
それぞれの前記メモリセルブロックは、所定のアドレス入力に対して所望の論理値 を出力するための真理値表データをそのメモリセルに記憶し、論理回路として動作す るように構成され、
前記メモリセルブロックは、入力数および出力数が 3つ以上であり、
前記メモリセルブロック同士は、 1つのメモリセルブロックからの 3つ以上の出力が 3 つ以上の他のメモリセルブロックへ入力されるように接続されている
ことを特徴とする半導体装置。
[2] 前記メモリセルブロックは、入力数および出力数力 つであり、
前記メモリセルブロック同士は、 1つのメモリセルブロックからの 4つの出力力 つの 他のメモリセルブロックへ入力されるように接続されて 、る
ことを特徴とする請求項 1に記載の半導体装置。
[3] 複数の前記メモリセルブロックは、それぞれ同様の大きさの長方形状をしており、ァ レイ状の配置力 少なくとも一部をずらして配置することで、前記メモリセルブロック同 士の接続を行って 、ることを特徴とする請求項 1に記載の半導体装置。
[4] 複数の前記メモリセルブロックは、アレイ状に配置され、配線によって前記メモリセ ルブロック同士の接続を行って 、ることを特徴とする請求項 1に記載の半導体装置。
[5] 前記メモリセルブロックは、さらに、その内部に 2つの読出アドレスデコーダを備え、 前記メモリセルは、前記 2つの読出アドレスデコーダに対応して 2本の読出ワード線 を有しており、その 2本の読出ワード線の両方の電圧が印加された場合に、そのとき 保持しているデータが読出データ線力 読み出されることを特徴とする請求項 1に記 載の半導体装置。
[6] 請求項 1に記載の半導体装置であって、さらに、
複数の前記メモリセルブロックと接続され、複数のメモリセルブロックおよびその内 部の前記メモリセルに関する Xアドレスを指定する書込アドレスデコーダと、
複数の前記メモリセルブロックと接続され、複数のメモリセルブロックおよびその内 部の前記メモリセルに関する yアドレスを指定し、前記メモリセルに対してデータの書 き込みを行う書込 Z読出回路と、を備え、
前記メモリセルは、前記書込アドレスデコーダと前記書込 Z読出回路によって指定 された場合、前記書込 Z読出回路によってデータが書き込まれる
ことを特徴とする半導体装置。
[7] 前記メモリセルブロックのメモリセルが前記真理値表データを記憶して 、な 、ときは
、通常の記憶装置として動作することを特徴とする請求項 1に記載の半導体装置。
[8] 前記メモリセルブロックは、
動作する前記メモリセルのエリアが 2分されており、
前記読出アドレスデコーダにおける特定のアドレス選択線が切り替えられたときに、 前記動作するメモリセルのエリアが切り替えられ、 2種類の論理回路としての動作、あ るいは、論理回路としての動作と通常の記憶装置としての動作、のいずれかが瞬時 に切り替わる
ことを特徴とする請求項 7に記載の半導体装置。
[9] 複数の前記メモリセルブロックのうち、一部の前記メモリセルブロックのメモリセルが 記憶する真理値表データが書き換えられた場合、
その書き換えられた真理値表データにしたがって動作を変更することを特徴とする 請求項 1に記載の半導体装置。
[10] システム LSIを構成する請求項 1の半導体装置であって、
自己テストし、かつ、前記システム LSIにおける他の論理回路をテストすることを特 徴とする半導体装置。
[11] 動作記述された C言語プログラムによってコンパイルされることを特徴とする請求項 1に記載の半導体装置。
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