JPWO2014065424A1 - 再構成可能な半導体装置 - Google Patents
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Abstract
Description
1.再構成可能な半導体装置であって、
互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードする第1アドレスデコーダと、
前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第2アドレスデコーダと、
前記第1アドレスデコーダのデコード線により特定される複数にメモリセルを有する第1メモリセルユニットと、
前記第2アドレスデコーダのデコード線により特定される複数のメモリセルを有する第2メモリセルユニットと、を備えることを特徴とする再構成可能な半導体装置。
上記半導体装置によれば、メモリセルユニットは、アドレス線の二乗に比例して増えるので、データ線の数は同じであっても、各メモリセルユニットのアドレス数を少なくすれば、トータルに必要なメモリセルの数を少なくすることができる。
2.前記メモリセルユニットは、マルチルックアップテーブルである、項目1に記載の半導体装置。
本半導体装置は、論理要素及び/又は接続要素としての動作を、マルチルックアップテーブルで行うため、配線接続を選択回路で実現するFPGAとは明確に異なる。
3.前記論理部は、矩形状であり、一辺から複数のアドレス線又は複数のデータ線で他の論理部と接続するとともに、前記一辺と反対側の他辺から複数のアドレス線又は複数のデータ線で他の論理部と接続する、項目1又は2に記載の半導体装置。
隣接する論理部に対して複数ビットのデータ処理が可能になるので、複数ビット演算を行うプログラムから構成させるデータ処理において、使用する論理部の数を減らすことができる。
4.前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線及び第2複数データ線の一部を、前記一辺へ出力するとともに、前記第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する、項目3に記載の半導体装置。
各メモリセルユニットのデータ数を、アドレス数より増やすとともに、各メモリセルユニットからデータ出力の方向を双方向にすることで、必要なメモリセルの数を少なくし、且つ、双方向へのデータ出力を可能にすることができる。
5.前記第1メモリセルユニットは、前記一辺からのアドレス入力に対して、前記一辺へデータを出力する第1真理値表データと、前記他辺へデータを出力する第2真理値表データを記憶し、且つ、
前記第2メモリセルユニットは、前記他辺からのアドレス入力に対して、前記一辺へデータを出力する第3真理値表データと、前記他辺へデータを出力する第4真理値表データを記憶し、
前記第1〜第4真理値表データに従って、前記データの出力方向を変える、項目4に記載の半導体装置。
6.前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の同じ数の第3複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線の一部及び第3複数データ線を、前記一辺へ出力するとともに、前記第1複数データ線の他の一部を、他辺へ出力する、項目4に記載の半導体装置。
何れかのメモリセルユニットの帰還方向の出力を制限することで、さらに、必要なメモリセルの数を減らすことができる。
7.前記第1及び/又は第2メモリセルユニットは、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力するための真理値表データを記憶して、論理回路として動作し、及び/又は、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の論理部のアドレス線に接続するデータ線に出力するための真理値表データを記憶して、接続回路として動作するように構成される、項目1〜6の何れか1項に記載の半導体装置。
8.前記第1メモリセルユニット及び第2メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか1つを特定するデータを出力する第2の複数アドレス線に接続する、項目1〜7の何れか1項に記載の半導体装置。
大容量メモリを活用し余剰アドレスをページ切替制御にして制御可能とした再構成可能な半導体装置が提供できる。
9. 前記第1メモリセルユニット及び第2メモリセルユニットの何れかのデータ線の一部は、前記第2の複数アドレス線に接続するとともに、前記第1メモリセルユニット及び第2メモリセルユニットの何れかは、前記第2の複数アドレス線に出力して、前記複数の真理値表データを特定するための真理値表データを記憶する、項目1〜8の何れか1項に記載の半導体装置。
大容量メモリを活用して、ページ切り替え制御をおこなうこともできる。
10.前記第2の複数のアドレス線は、外部と接続する、項目1〜8の何れか1項に記載の半導体装置。
データ入力線と、
データ出力線と、
前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合させ、及び/又は、前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する再構成可能論理マルチプレクサと、を備え、
前記データ入力線および前記データ出力線により近接する前記論理部が接続される、項目1〜10の何れか1項に記載の半導体装置。
12.前記メモリセルユニットから読み出された真理値表データを保持するとともに、前記保持した真理値表データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備える項目11に記載の半導体装置。
13.前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された真理値表データの何れかを、選択して出力する項目11又は12に記載の半導体装置。
前記半導体装置は、
互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
第1アドレスデコーダと、
第2アドレスデコーダと、
複数にメモリセルを有する第1メモリセルユニットと、
複数のメモリセルを有する第2メモリセルユニットと、を備え、
前記第1アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
前記第2アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードし、
前記第1メモリセルユニットのメモリセルは、前記第1アドレスデコーダのデコード線により特定され、
前記第2メモリセルユニットのメモリセルは、前記第2アドレスデコーダのデコード線により特定される、ことを特徴とする制御方法。
15.前記メモリセルユニットは、マルチルックアップテーブルである、項目14に記載の制御方法。
16.前記論理部は、矩形状であり、一辺から複数のアドレス線又は複数のデータ線で他の論理部と接続するとともに、前記一辺と反対側の他辺から複数のアドレス線又は複数のデータ線で他の論理部と接続する、項目14又は15に記載の制御方法。
17.前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線及び第2複数データ線の一部を、前記一辺へ出力するとともに、前記第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する、項目16に記載の制御方法。
18.前記第1メモリセルユニットは、前記一辺からのアドレス入力に対して、前記一辺へデータを出力する第1真理値表データと、前記他辺へデータを出力する第2真理値表データを記憶し、且つ、
前記第2メモリセルユニットは、前記他辺からのアドレス入力に対して、前記一辺へデータを出力する第3真理値表データと、前記他辺へデータを出力する第4真理値表データを記憶し、
前記第1〜第4真理値表データに従って、前記データの出力方向を変える、項目17に記載の制御方法。
19.前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の同じ数の第3複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線の一部及び第3複数データ線を、前記一辺へ出力するとともに、前記第1複数データ線の他の一部を、他辺へ出力する、項目17に記載の制御方法。
20.前記第1及び/又は第2メモリセルユニットは、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力するための真理値表データを記憶して、論理回路として動作し、及び/又は、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の論理部のアドレス線に接続するデータ線に出力するための真理値表データを記憶して、接続回路として動作するように構成される、項目14〜19の何れか1項に記載の制御方法。
21.前記第1メモリセルユニット及び第2メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか1つを特定するデータを出力する第2の複数アドレス線に接続する、項目14〜20の何れか1項に記載の制御方法。
22.前記第1メモリセルユニット及び第2メモリセルユニットの何れかのデータ線の一部は、前記第2の複数アドレス線に接続するとともに、前記第1メモリセルユニット及び第2メモリセルユニットの何れかは、前記第2の複数アドレス線に出力して、前記複数の真理値表データを特定するための真理値表データを記憶する、項目14〜21の何れか1項に記載の制御方法。
23.前記第2の複数のアドレス線は、外部と接続する、項目14〜22の何れか1項に記載の制御方法。
24.前記論理部は、
データ入力線と、
データ出力線と、
再構成可能論理マルチプレクサと、を備え、
前記データ入力線および前記データ出力線により近接する前記論理部に接続し、
前記再構成可能論理マルチプレクサは、前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する、項目14〜23の何れか1項に記載の制御方法。
25.前記メモリセルユニットから読み出された真理値表データを保持するとともに、前記保持した真理値表データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備え、
前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された真理値表データの何れかを、選択して出力する、項目25に記載の制御方法。
前記半導体装置は、
互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
第1アドレスデコーダと、
第2アドレスデコーダと、
複数にメモリセルを有する第1メモリセルユニットと、
複数のメモリセルを有する第2メモリセルユニットと、を備え、
前記第1アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
前記第2アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードし、
前記論理部は、矩形状であり、一辺から複数のアドレス線又は複数のデータ線で他の論理部と接続するとともに、前記一辺と反対側の他辺から複数のアドレス線又は複数のデータ線で他の論理部と接続すし、
前記第1及び第2メモリセルユニットは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び/又は接続要素として構成する、半導体装置であって、
前記第1又は第2メモリセルユニットに、
一辺で接続する前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、前記一辺と反対側で接続するデータ線に出力して、論理回路として動作する処理、
一辺で接続するある前記アドレス線で特定されたメモリセルに記憶される値を、前記一辺と反対側で接続するデータ線に出力して、接続回路として動作する処理、を実行させることを特徴とするプログラム。
27.前記メモリセルユニットは、マルチルックアップテーブルである、項目26に記載のプログラム。
28.第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、
前記第1又は第2メモリセルユニットに、
第1複数データ線及び第2複数データ線の一部を、前記一辺へ出力する処理、
前記第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する処理、を実行させる、項目26又は27に記載のプログラム。
29.前記第1メモリセルユニットは、前記一辺からのアドレス入力に対して、前記一辺へデータを出力する第1真理値表データと、前記他辺へデータを出力する第2真理値表データを記憶し、且つ、
前記第2メモリセルユニットは、前記他辺からのアドレス入力に対して、前記一辺へデータを出力する第3真理値表データと、前記他辺へデータを出力する第4真理値表データを記憶し、
前記第1又は第2メモリセルユニットに、
前記第1〜第4真理値表データに従って、前記データの出力方向を変える処理を実行させる、項目26に記載のプログラム。
30.前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の同じ数の第3複数データ線に出力する複数のメモリセルを有し、
前記第1又は第2メモリセルユニットに、
前記論理部は、第1複数データ線の一部及び第3複数データ線を、前記一辺へ出力するとともに、前記第1複数データ線の他の一部を、他辺へ出力する処理を実行させる、項目29に記載のプログラム。
31.前記第1メモリセルユニット及び第2メモリセルユニットの何れかのデータ線の一部は、前記第2の複数アドレス線に接続し、
前記第1メモリセルユニット及び第2メモリセルユニットの何れかに、前記第2の複数アドレス線に出力して、前記複数の真理値表データを特定する処理を実行させる、項目26〜30の何れか1項に記載のプログラム。
32.前記論理部は、
データ入力線と、
データ出力線と、
再構成可能論理マルチプレクサと、を備え、
前記メモリセルユニット
前記データ入力線および前記データ出力線により近接する前記論理部に接続し、
前記再構成可能論理マルチプレクサは、前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する処理を実行させる、項目26〜31の何れか1項に記載のプログラム。
33.項目26〜32の何れか1項に示すプログラムを格納する記憶媒体。
図1は、本実施形態に係る半導体装置の全体構成の一例を示す図である。以下、当該再構成可能な半導体装置をMRLD(Memory based Reconfigurable Logic Device)(登録商標)と呼ぶ。MRLDは、FPGAとほぼ同等の機能を備えているデバイスであるが、その構造が異なる。FPGAはLUTとスイッチブロック、コネクションブロックなどによって構成され、論理資源と配線資源の割合は固定である。これに対し、MRLDは、MLUT呼ばれる論理素子、配線素子の双方として利用可能な素子を並べた構成となっている。この構成により、全体の面積における論理領域の割合を高めることができる。
図3は、MLUT同士の接続が1つのアドレス又はデータ線で接続される構成例を示す図である。図3に示されるMRLD20は、MLUT同士の接続が1つのアドレス又はデータ線で接続するように構成されるMLUT30a〜30fが示される。
多方向型MLUTでは、1つのMLUTが所望の論理コーンを構成可能である場合、接続要素として使用されるMLUTが減り、結果としてMLUT使用数が減る。しかしながら、複数のMLUTに論理コーンが渡る場合、MLUT間のデータ伝送幅が1ビットであるので、MLUT同士の接続において、データの行き分れが生じて、接続要素として使用されるメモリ領域が増える。このように、所望の論理コーンを構成するために、複数のMLUTが必要になり、各MLUTに、論理回路が分割して構成される場合を、「MLUT分割(「クラスタリング」ともいう)」と呼ぶ。また、C言語等の高位言語ではビット数は複数ビットになる。C言語等でコーディングした機能を、「多方向型MLUT」で実現する場合、複数のビットをビット分割して演算し、演算後のデータを合成するなどのデータの流れが生じるので、接続要素として使用するMLUTが増えて、MLUT使用数は増えてしまう。
FPGAの論理合成手法として、C言語から機能を構築する高位合成手法が発表されており、実用化されている。図5は、FPGAにおけるC言語による論理合成の一例を示す図である。910は、C言語記述の例を示す。920は、FPGAにおけるC言語高位合成の例である。930は、ASICにおけるC言語高位合成の例である。C言語高位合成920では、C言語の変数をレジスタとしてその間の演算を組合せ回路で表現して機能を構築する。この例はFPGAに実装する例であるが、FPGAの論理表現に併せて論理を分解して動作させる。C言語高位合成930では、FPGAでなくASICで実装した例であるが、ASICでは論理表現が自由なので一括で処理してレジスタで変数データを処理する。このように、C言語の処理はデータ列を処理してレジスタに蓄え次の処理(データパス処理)をするのが一般的である。
図6は、MLUT間の接続が複数のアドレス又はデータ線で接続される構成例を示す図である。図6に示すMLUT30A〜30Eは、データの出力端にFFを有しているが、このFFの構成については、図15Aを用いて後述する。MLUT30Aは、隣接する他のMLUT30B〜30Eと2本のアドレス線又はアドレス線で接続されており、つまり、MLUT同士の接続が複数のアドレス又はデータ線で接続するように構成される。このような構成は、隣接するMLUTが複数のAD対で接続することになるので、隣接するMLUTに送信するデータは、複数ビット(図6の例では、4ビット)となる。さらに、アドレス線及びデータ線は、多方向ではなく、双方向(図6において、右側方向及び左側方向)での接続に限定されている。また、双方向とするものの、隣接するMLUTを2つに限定せず、それ以上として、構成可能性を上げるために、入力方向及び出力方向に、それぞれ2つのMLUTと接続可能となっている(「交互配置」とも言う)。例えば、MLUT30Aは、右側方向でMLUT30B及び30Cと、左側方向でMLUT30D及び30Eと接続している。このようなMLUTを「双方向型MLUT」と呼ぶ。
以下では、論理コーンに対して必要になる双方向型MLUTの決定方法について、n値という定義を用いて説明する。図7は、n値を説明する図であり、図6で説明したMLUT30A及び30Cを用いてn値を説明する。隣接するMLUT30A及び30Cに向かい合う1辺から出るアドレス線又はデータ線の数1030を「n値」と定義する。図3の多方向型MLUTでは、隣接するMLUTの分だけ辺があるので、1辺から出るアドレス線又はデータ線は「1」であり、n値は「1」である。図6及び図7の4ビット長型MLUTは、矩形であるが、複数ビット伝送を要件としているので、1辺からでるアドレス線又はデータ線は「4」であり、n値は「4」である。双方向型MLUTでは、隣接するMLUTとの関係で、データ伝送量がn値の半分となり、且つ、信号パスが1段ずれるので、最長信号パスを実現するには信号パスを(n値/2)で割った段数だけ必要である。MLUT論理段数とは、所望の回路を実現するために横に配置する必要なMLUT段数の数を示す。MLUT論理段数は、以下の式で示される。
式1: MLUT論理段数 = m/(n値/2)
なお、ここでmは、信号パス距離であり、論理コーンにする入力信号線を示す。
図7に示す例では、n値は「4」であるが、隣接するMLUTは、一方向に2つあるので、(n値/4)は「2」となる。C言語の論理演算が、8ビットで演算されており、論理コーンの入力データ線が8本であった場合、MLUT論理段数は、4となる。つまり、8ビット演算をMLUTで行う場合、4つのMLUTが必要になる。
図8〜図10は、MLUT分割の例を示す図である。図8は、右方向へのデータ接続を示すMLUTの図である。図8の1040は、8ビットの入力に対して必要なMLUT論理段数を示す。図8では、MLUTは5つ必要である。図8に示されるように、論理コーンを構成する組み合わせ回路を、MLUT論理段数で分割することにより、MLUT分割が出来る。MLUT分割された組み合わせ回路に対して、入力の全ての組み合わせ(n値の場合は2nになる)に対して、論理演算を実施し、その真理値表データを求めることができる。
また、C言語からの直接真理値表データを求める配置配線手法について述べる。C言語でのint演算は、例えば、16ビットである。そのため、16ビットに相当するレジスタを生成して、そのレジスタに保持されるビット値の演算により組み合わせ回路を実現する。16ビットのn値を持つMLUTがあればその結果を真理値表データにして動作を構成できるが、n値を16とするMLUTは、16本のアドレスを用いて、2の16乗のメモリセルが必要になるので、MLUTのような構成ユニットとして使用する場合、未使用メモリ領域が多くなり現実的でない。そこで、ビットを分割してMLUTにあった演算手法に記述変換をする。n値が4のMLUTであれば、16ビットを4分割したC言語記述をする。このようなことはC言語記述では一般的である。例えば、32ビット演算はflotを使い記述するが、intを使い記述することはある。
以下説明するMLUTは、複数のアドレス線と、複数のデータ線と、前記複数のアドレス線の一部から入力されるアドレスをデコードする第1アドレスデコーダと、前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第2アドレスデコーダと、前記第1アドレスデコーダのデコード線と、前記データ線との交差する位置メモリセルを有する第1メモリセルユニットと、前記第2アドレスデコーダのデコード線と、前記データ線との交差する位置にメモリセルを有する第2メモリセルユニットと、を備える。
図12は、本実施形態に係るMLUTの一例を示す図である。図12に示すMLUT30は、メモリセルユニット31A、31Bを有する。メモリセルユニットは、例えば、SRAM(Static Random Access Memory)である。図12に示されるように、メモリセルユニット31Aは、一辺からの第1複数アドレス線により特定されて、第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、メモリセルユニット31Bは、他辺からの第2複数アドレス線により特定されて、第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、MLUT30は、第1複数データ線及び第2複数データ線の一部を、一辺へ出力するとともに、第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する。
図15Aは、本実施形態に係るMLUTの回路例を示す図である。図15Aに示すMLUT30は、メモリセルユニット31、31B、アドレスデコーダ9A、9B、アドレスセレクタ11A、11B、I/O(入出力)バッファ12A、12B、及び、データセレクタ13A、13Bを有する。MLUT30は、メモリセルユニット31、31Bは、それぞれ、アドレスデコーダ、アドレスセレクタ、及びI/Oバッファ、及び、データセレクタを有する。
図15Bは、シングルポートのメモリセルの一例を示す図である。メモリセル(「記憶素子」とも言う)は、デコード信号の信号線であるワード線と、ビット線の交差点に配置される。図15Bに示される記憶素子40では、pMOS(Metal Oxide Semiconductor)トランジスタ161、162、及び、nMOSトランジスタ163、164、165、166を備える。pMOSトランジスタ161のソースと、pMOSトランジスタ162のソースとは、VDD(電源電圧端)に接続する。nMOSトランジスタ163のドレーンと、nMOSトランジスタ164のドレーンは、VSS(接地電圧端)に接続される。
図16は、FPGAの構成について説明する図である。FPGAは、論理LUTを持ちそれらを配線とスイッチで接続して論理回路を構成するデバイスである。940は、アイランドスタイル型FPGAである。FPGA940は、論理セルと、論理セル945を囲い込むスイッチマトリックス(SW)から構成される。960は、論理セル945とスイッチマトリックスの詳細であり、950はスイッチマトリックスの詳細である。論理セル945は、CLB(Configurable Logic Block)から構成される。CLBは、一般的に、4入力1出力のLUT(最終段にFFを活性化できるようにしてあり順序回路も構成できる)を2段持ち、且つ、それが2ページ有した4LUT構造である。それらを外部のCLBに有効に接続できる構造になっている。LUTを2段持つことから入力は8であり、それらが有効に接続されるために多くのスイッチを有している。そのスイッチは6MOSのトランスファ・ゲートからなり、それらのON/OFFはSRAMメモリ・セルの記憶ノードに接続され、SRAM情報により制御されている。
LUT:4アドレス(16bit)
8LUT×16bit = 128bit
スイッチ・アレイMOSスイッチ数
8×8×3ブロック+8×2×1ブロック =208個
スイッチ当たりのMOSスイッチ数:6MOSスイッチ
208個×6 MOSスイッチ =1,248bit
1CLBでの必要メモリ容量 =1,376bit(1.4Kbit)
Vertex XC2V3000の必要メモリ容量:3,584CLB×1,376bit
= 4,931,584b (4.9Mb)
市販のメモリデバイスは、プロセッサの処理量の増加とともに大容量化し、記憶容量あたりのコストが低下している。そのため、大容量のメモリをMLUTとして用いるほうが、MRLDコストは低下できる。
図24は、2方向配置のMLUTアレイの一例を説明する図である。図24に示される矢印は、隣接する他のMLUTとつながるデータ入力線、又は、データ出力線である。図24に示すMLUTアレイ300において、MLUT30は、隣接する他のMLUT30と2本のデータ入力線又はデータ出力線で接続されいる。つまり、MLUT同士の接続が複数のデータ入力線又はデータ出力線で接続するように構成される。また、隣接するMLUTは、構成可能性を上げるために、入力方向及び出力方向に、それぞれ2つのMLUTと接続する。この配置を、以下「交互配置」と言う。
メモリセルユニット40は、クロックA0に従って、アドレスで特定されたメモリセルから、図示されないセンスアンプによりデータを読み出して、ビット先に対応した数のレジスタ(図24の例では、256ビット)を有するレジスタユニット60にデータを出力する。レジスタユニット60は、メモリセルユニット40から新たなデータが出力されるまで、データを保持し続ける複数のレジスタから構成される。
再構成可能論理マルチプレクサ50は、データの配線経路の数だけある。例えば、再構成可能論理マルチプレクサ52A、52B、52C、及び52Dがある。
図30は、ページ制御を行うMLUTの一例を示す図である。ページ制御を行うMLUTは、MLUTの一部が、他のメモリセルユニットのページ制御信号を生成する回路として動作し、そのデータ出力は、他のメモリセルユニットのページを制御する。
MLUTは、真理値表データをプログラムとして実行することで、論理要素及び/又は接続要素の機能を実現する。MRLDでの論理又は接続動作の説明を以下にする。なお、説明としては多方向MLUTの例で行う。
A.論理要素
図32は、論理要素として動作するMLUTの一例を示す図である。図32では、説明を簡単にするために、アドレスセレクタ、データセレクタ、及び入出力バッファの記載は、省略される。図32に示すMLUT30A、30Bは、4つの論理用アドレス入力LA線A0〜A3と、4つの論理動作用データ線D0〜D3と、4×16=64個の記憶素子40と、アドレスデコーダ9とをそれぞれ有する。論理動作用データ線D0〜D3は、24個の記憶素子40をそれぞれ直列に接続する。アドレスデコーダ9は、論理用アドレス入力LA線A0〜A3に入力される信号に基づき、16本のワード線のいずれかに接続される4つの記憶素子を選択するように構成される。この4つの記憶素子はそれぞれ、論理動作用データ線D0〜D3に接続され、記憶素子に記憶されるデータを論理動作用データ線D0〜D3に出力する。例えば、論理用アドレス入力LA線A0〜A3に適当な信号が入力される場合は、4つの記憶素子40A、40B、40C、及び40Dを選択するように構成することができる。ここで、記憶素子40Aは、論理動作用データ線D0に接続され、記憶素子40Bは、論理動作用データ線D1に接続され、記憶素子40Dは、論理動作用データ線D2に接続され、記憶素子40Dは、論理動作用データ線D3に接続される。そして、論理動作用データ線D0〜D3には、記憶素子40A〜40Dに記憶される信号が出力される。このように、MLUT30A、30Bは、論理用アドレス入力LA線A0〜A3から論理用アドレス入力LAを受け取り、その論理用アドレス入力LAによってアドレスデコーダ9が選択する4つの記憶素子40に記憶される値を、論理動作用データ線D0〜D3に論理動作用データとしてそれぞれ出力する。なお、MLUT30Aの論理用アドレス入力LA線A2は、隣接するMLUT30Bの論理動作用データ線D0と接続しており、MLUT30Aは、MLUT30Bから出力される論理動作用データを、論理用アドレス入力LAとして受け取る。また、MLUT30Aの論理動作用データ線D2は、MLUT30Bの論理用アドレス入力LA線A0と接続しており、MLUT30Aが出力する論理動作用データは、MLUT30Bで論理用アドレス入力LAとして受け取られる。例えば、MLUT30Aの論理動作用データ線D2は、MLUT30Aの論理用アドレス入力LA線A0〜A3に入力される信号に基づき、論理動作用データ線D2に接続される16個の記憶素子のいずれか1つに記憶される信号をMLUT30Bの論理用アドレス入力LAA0に出力する。同様に、MLUT30Bの論理動作用データ線D0は、MLUT30Bの論理用アドレス入力LA線A0〜A3に入力される信号に基づき、論理動作用データ線D0に接続される16個の記憶素子のいずれか1つに記憶される信号をMLUT30Aの論理用アドレス入力LAA2に出力する。このように、MRLD同士の連結は、1対のアドレス線とデータ線とを用いる。
図35は、接続要素として動作するMLUTの一例を示す図である。図35では、接続要素としてのMLUTは、論理用アドレス入力LA線A0の信号を論理動作用データ線D1に出力し、論理用アドレス入力LA線A1の信号を論理動作用データ線D2に出力し、論理用アドレス入力LA線A2の信号を論理動作用データ線D3に出力するように動作する。接続要素としてのMLUTはさらに、論理用アドレス入力LA線A3の信号を論理動作用データ線D1に出力するように動作する。
図38は、1つのMLUTが、論理要素及び接続要素として動作する一例を示す図である。図38に示す例では、論理用アドレス入力LA線A0及びA1を2入力NOR回路121の入力とし、2入力NOR回路121の出力と、論理用アドレス入力LA線A2とを2入力NAND回路122の入力とし、2入力NAND回路122の出力を論理動作用データ線D0に出力する論理回路を構成する。また同時に、論理用アドレス入力LA線A3の信号を論理動作用データ線D2に出力する接続要素を構成する。
図41に示す例における構成データを図42A〜図42Jに示す。図41は、図24で説明した交互配置のMLUTにより構成される論理回路と配線を示す図である。図41で示される、2つのメモリセルユニット(左側、右側)により構成され、論理回路と配線は、MLUT30A〜30Dにより構成される。また、下記に示す図42A〜図42Jは、ページ制御で選択される真理値表データも含む。
再構成可能な半導体装置の真理値表データは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって生成される。
30 MLUT
31 メモリセルユニット
40 記憶素子
60 MLUTアレイ
Claims (33)
- 再構成可能な半導体装置であって、
互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードする第1アドレスデコーダと、
前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第2アドレスデコーダと、
前記第1アドレスデコーダのデコード線により特定される複数にメモリセルを有する第1メモリセルユニットと、
前記第2アドレスデコーダのデコード線により特定される複数のメモリセルを有する第2メモリセルユニットと、を備えることを特徴とする再構成可能な半導体装置。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項1に記載の半導体装置。
- 前記論理部は、矩形状であり、一辺から複数のアドレス線又は複数のデータ線で他の論理部と接続するとともに、前記一辺と反対側の他辺から複数のアドレス線又は複数のデータ線で他の論理部と接続する、請求項1又は2に記載の半導体装置。
- 前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線及び第2複数データ線の一部を、前記一辺へ出力するとともに、前記第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する、請求項3に記載の半導体装置。 - 前記第1メモリセルユニットは、前記一辺からのアドレス入力に対して、前記一辺へデータを出力する第1真理値表データと、前記他辺へデータを出力する第2真理値表データを記憶し、且つ、
前記第2メモリセルユニットは、前記他辺からのアドレス入力に対して、前記一辺へデータを出力する第3真理値表データと、前記他辺へデータを出力する第4真理値表データを記憶し、
前記第1〜第4真理値表データに従って、前記データの出力方向を変える、請求項4に記載の半導体装置。 - 前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の同じ数の第3複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線の一部及び第3複数データ線を、前記一辺へ出力するとともに、前記第1複数データ線の他の一部を、他辺へ出力する、請求項4に記載の半導体装置。 - 前記第1及び/又は第2メモリセルユニットは、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力するための真理値表データを記憶して、論理回路として動作し、及び/又は、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の論理部のアドレス線に接続するデータ線に出力するための真理値表データを記憶して、接続回路として動作するように構成される、請求項1〜6の何れか1項に記載の半導体装置。 - 前記第1メモリセルユニット及び第2メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか1つを特定するデータを出力する第2の複数アドレス線に接続する、請求項1〜7の何れか1項に記載の半導体装置。
- 前記第1メモリセルユニット及び第2メモリセルユニットの何れかのデータ線の一部は、前記第2の複数アドレス線に接続するとともに、前記第1メモリセルユニット及び第2メモリセルユニットの何れかは、前記第2の複数アドレス線に出力して、前記複数の真理値表データを特定するための真理値表データを記憶する、請求項1〜8の何れか1項に記載の半導体装置。
- 前記第2の複数のアドレス線は、外部と接続する、請求項1〜8の何れか1項に記載の半導体装置。
- 前記論理部は、
データ入力線と、
データ出力線と、
前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合させ、及び/又は、前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する再構成可能論理マルチプレクサと、を備え、
前記データ入力線および前記データ出力線により近接する前記論理部が接続される、請求項1〜10の何れか1項に記載の半導体装置。 - 前記メモリセルユニットから読み出された真理値表データを保持するとともに、前記保持した真理値表データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備える請求項11に記載の半導体装置。
- 前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された真理値表データの何れかを、選択して出力する請求項11又は12に記載の半導体装置。
- 再構成可能な半導体装置の制御方法であって、
前記半導体装置は、
互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
第1アドレスデコーダと、
第2アドレスデコーダと、
複数にメモリセルを有する第1メモリセルユニットと、
複数のメモリセルを有する第2メモリセルユニットと、を備え、
前記第1アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
前記第2アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードし、
前記第1メモリセルユニットのメモリセルは、前記第1アドレスデコーダのデコード線により特定され、
前記第2メモリセルユニットのメモリセルは、前記第2アドレスデコーダのデコード線により特定される、ことを特徴とする制御方法。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項14に記載の制御方法。
- 前記論理部は、矩形状であり、一辺から複数のアドレス線又は複数のデータ線で他の論理部と接続するとともに、前記一辺と反対側の他辺から複数のアドレス線又は複数のデータ線で他の論理部と接続する、請求項14又は15に記載の制御方法。
- 前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線及び第2複数データ線の一部を、前記一辺へ出力するとともに、前記第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する、請求項16に記載の制御方法。 - 前記第1メモリセルユニットは、前記一辺からのアドレス入力に対して、前記一辺へデータを出力する第1真理値表データと、前記他辺へデータを出力する第2真理値表データを記憶し、且つ、
前記第2メモリセルユニットは、前記他辺からのアドレス入力に対して、前記一辺へデータを出力する第3真理値表データと、前記他辺へデータを出力する第4真理値表データを記憶し、
前記第1〜第4真理値表データに従って、前記データの出力方向を変える、請求項17に記載の制御方法。 - 前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の同じ数の第3複数データ線に出力する複数のメモリセルを有し、
前記論理部は、第1複数データ線の一部及び第3複数データ線を、前記一辺へ出力するとともに、前記第1複数データ線の他の一部を、他辺へ出力する、請求項17に記載の制御方法。 - 前記第1及び/又は第2メモリセルユニットは、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力するための真理値表データを記憶して、論理回路として動作し、及び/又は、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の論理部のアドレス線に接続するデータ線に出力するための真理値表データを記憶して、接続回路として動作するように構成される、請求項14〜19の何れか1項に記載の制御方法。 - 前記第1メモリセルユニット及び第2メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか1つを特定するデータを出力する第2の複数アドレス線に接続する、請求項14〜20の何れか1項に記載の制御方法。
- 前記第1メモリセルユニット及び第2メモリセルユニットの何れかのデータ線の一部は、前記第2の複数アドレス線に接続するとともに、前記第1メモリセルユニット及び第2メモリセルユニットの何れかは、前記第2の複数アドレス線に出力して、前記複数の真理値表データを特定するための真理値表データを記憶する、請求項14〜21の何れか1項に記載の制御方法。
- 前記第2の複数のアドレス線は、外部と接続する、請求項14〜22の何れか1項に記載の制御方法。
- 前記論理部は、
データ入力線と、
データ出力線と、
再構成可能論理マルチプレクサと、を備え、
前記データ入力線および前記データ出力線により近接する前記論理部に接続し、
前記再構成可能論理マルチプレクサは、前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する、請求項14〜23の何れか1項に記載の制御方法。 - 前記メモリセルユニットから読み出された真理値表データを保持するとともに、前記保持した真理値表データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備え、
前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された真理値表データの何れかを、選択して出力する、請求項24に記載の制御方法。 - 再構成可能な半導体装置を制御するためのプログラムにおいて、
前記半導体装置は、
互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
第1アドレスデコーダと、
第2アドレスデコーダと、
複数にメモリセルを有する第1メモリセルユニットと、
複数のメモリセルを有する第2メモリセルユニットと、を備え、
前記第1アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
前記第2アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードし、
前記論理部は、矩形状であり、一辺から複数のアドレス線又は複数のデータ線で他の論理部と接続するとともに、前記一辺と反対側の他辺から複数のアドレス線又は複数のデータ線で他の論理部と接続すし、
前記第1及び第2メモリセルユニットは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び/又は接続要素として構成する、半導体装置であって、
前記第1又は第2メモリセルユニットに、
一辺で接続する前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、前記一辺と反対側で接続するデータ線に出力して、論理回路として動作する処理、
一辺で接続するある前記アドレス線で特定されたメモリセルに記憶される値を、前記一辺と反対側で接続するデータ線に出力して、接続回路として動作する処理、を実行させることを特徴とするプログラム。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項26に記載のプログラム。
- 第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の2倍の数の第2複数データ線に出力する複数のメモリセルを有し、
前記第1又は第2メモリセルユニットに、
第1複数データ線及び第2複数データ線の一部を、前記一辺へ出力する処理、
前記第1複数データ線及び第2複数データ線の他の一部を、他辺へ出力する処理、を実行させる、請求項26又は27に記載のプログラム。 - 前記第1メモリセルユニットは、前記一辺からのアドレス入力に対して、前記一辺へデータを出力する第1真理値表データと、前記他辺へデータを出力する第2真理値表データを記憶し、且つ、
前記第2メモリセルユニットは、前記他辺からのアドレス入力に対して、前記一辺へデータを出力する第3真理値表データと、前記他辺へデータを出力する第4真理値表データを記憶し、
前記第1又は第2メモリセルユニットに、
前記第1〜第4真理値表データに従って、前記データの出力方向を変える処理を実行させる、請求項26に記載のプログラム。 - 前記第1メモリセルユニットは、前記一辺からの第1複数アドレス線により特定されて、前記第1複数アドレス線の2倍の数の第1複数データ線に出力する複数のメモリセルを有し、
前記第2メモリセルユニットは、前記他辺からの第2複数アドレス線により特定されて、前記第2複数アドレス線の同じ数の第3複数データ線に出力する複数のメモリセルを有し、
前記第1又は第2メモリセルユニットに、
前記論理部は、第1複数データ線の一部及び第3複数データ線を、前記一辺へ出力するとともに、前記第1複数データ線の他の一部を、他辺へ出力する処理を実行させる、請求項29に記載のプログラム。 - 前記第1メモリセルユニット及び第2メモリセルユニットの何れかのデータ線の一部は、前記第2の複数アドレス線に接続し、
前記第1メモリセルユニット及び第2メモリセルユニットの何れかに、前記第2の複数アドレス線に出力して、前記複数の真理値表データを特定する処理を実行させる、請求項26〜30の何れか1項に記載のプログラム。 - 前記論理部は、
データ入力線と、
データ出力線と、
再構成可能論理マルチプレクサと、を備え、
前記メモリセルユニット
前記データ入力線および前記データ出力線により近接する前記論理部に接続し、
前記再構成可能論理マルチプレクサは、前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する処理を実行させる、請求項26〜31の何れか1項に記載のプログラム。 - 請求項26〜32の何れか1項に示すプログラムを格納する記憶媒体。
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