JP5927012B2

JP5927012B2 - 再構成可能な半導体装置

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Publication number: JP5927012B2
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Authority: JP
Inventors: 佐藤　正幸; 正幸佐藤; 幸志佐藤
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
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Filing date: 2012-04-11
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Description

本発明は、再構成可能な半導体装置に関する。

近年、半導体製造プロセスの微細化による高集積化により、ひとつのＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）上にシステムのほとんどを集積したＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）が一般的になってきた。ＳｏＣと、複数の単機能ＬＳＩを基板に実装した場合とを比較すると、プリント基板上の占有面積の削減、高速化、低消費電力、コスト低減など優位な点が多々生じる。

ＳｏＣは、アナログ回路をチップに実現するため、単なるＬＳＩとは異なる課題がある。例えば、ひとつのチップ内部に複数の独立な電源領域があり、それぞれが独立して電源遮断制御される場合に、チップ内の信号配線について課題が生じる。そのため、ＬＳＩ内部の電圧変動を観測する手段として、論理回路を構成するＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｆｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）と同様な、第１のゲート絶縁膜厚のＭＩＳＦＥＴで構成されたリングオシレータで電圧変動を周波数変動に変換する電圧モニタと、その出力信号をＬＳＩ外部へ出力させるための増幅回路とを備え、前記電圧モニタは電源電圧がより低い値でも動作するようにしきい値の小さ
なＭＩＳＦＥＴで構成される半導体装置が提供されている（特許文献１）。

特開２０１２−４５８２号公報

従来、ＳｏＣに代表されるように、アナログ回路はチップ内で集積化されていた。しかし、それらアナログ回路は、チップ毎に異なる回路構成であるため、チップ開発毎に回路設計が必要となっていた。また、ＳｏＣ内部を多数の独立した電源領域に細分化し、それぞれを独立に電源遮断するＳｏＣは提案されているが、アナログ回路そのものを再構成可能とする半導体装置は全く提案されていない。本出願人は、アナログ回路そのものを再構成可能とすることで、様々なアナログ回路を構成可能な半導体装置を開発した。

一実施形態に係る半導体装置は、複数の電気回路ユニットをアレイ状に配置して、再構成することを目的とする。

上記課題を解決する形態は、以下の項目により示される。
１．再構成可能な半導体装置であって、
アレイ状に配置した複数の電気回路ユニットを備え、
前記各電気回路ユニットは、アナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプを備え、
再構成対象となるアナログ回路を、複数の機能ブロックに分割した機能ブロックを、前記電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットの何れかを互いにアナログスイッチで接続することで、前記再構成対象のアナログ回路を構成する、ことを特徴とする半導体装置。。

２．前記複数の電気回路ユニットは、下部に配置した配線板を介して互いに接続する、項目１に記載の半導体装置。

３．メモリをさらに備える項目１又は２に記載の半導体装置。

４．前記メモリは、前記再構成対象となるアナログ回路の回路記述を格納し、
前記各電気回路ユニットは、起動時に、前記回路記述を読み取って、前記アナログスイッチにより、前記各電気回路ユニット内の回路を再構成するように動作する、項目３に記載の半導体装置。

５．前記再構成対象となるアナログ回路を構成して、前記再構成対象となるアナログ回路の機能を電気的に検証する、項目１〜４の何れか１項に記載の半導体装置。このように半導体装置は、エミュレーション装置として機能する。前記メモリは、前記検証結果の合否判定をするデータを格納してもよい。

６．論理部をさらに備え、
前記論理部は、アレイを構成するとともに互いに接続する複数のメモリセルユニットを有し、前記メモリセルユニットは、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び／又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
Ｎ本（Ｎは２以上の整数）のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダを各メモリセルユニット毎に有し、
前記メモリセルユニットは、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有し、
前記メモリセルユニットのＮ本のアドレス線は、前記メモリセルユニットの他のＮ個のメモリセルユニットのデータ線に、それぞれ接続する、項目１〜５の何れか１項に記載の半導体装置

７．前記論理部は、前記メモリセルユニットに被試験装置の出力の期待値を格納し、
前記被試験装置と同じ論理回路を構成可能であるとともに、前記論理要素として動作することで、前記期待値と、前記被試験装置の出力とが一致するか判断する項目６に記載の半導体装置。

８．前記各論理部は、第１及び第２メモリセルユニットのペアを備え、
前記第１及び第２メモリセルユニットの各々は、複数のアドレスで特定された入力値の論理演算を、データ線に出力するように構成される真理値表データを書き込むと、論理要素として動作し、及び／又は、あるアドレスで特定された入力値を、他のメモリセルユニットのアドレスに接続するデータ線に出力するように構成される真理値表データを書き込むと、接続要素として動作し、
前記第１メモリセルユニットの後段には、クロックと同期する順序回路を有し、
前記論理部は、さらに動作切替信号に従って、第１又は第２メモリセルユニットに、選択的にアドレスを出力する選択部を、前記第１及び第２メモリセルユニットのペア毎に有する項目５又は６に記載の半導体装置。

９．前記被試験装置に応じた電気回路を有するアナログ回路部をさらに備え、
前記第２メモリセルユニットは、前記被試験装置の論理回路を規定した真理値表データに従って、前記被試験装置と同じ論理回路を再構成可能であるとともに、前記第１メモリセルユニットセットに記憶される前記被試験装置出力の期待値と、前記被試験装置の出力とが一致するか判断する、項目８に記載の半導体装置。

本発明の一実施形態に係る半導体装置は、複数の電気回路ユニットをアレイ状に配置して、再構成できる。

これにより、例えば、テスタの使用が容易になるので、ＤＵＴ完成後の試験に使用が限定されず、設計段階でテスタを使用することで、ＩＣの回路効率を上げるなどの使用が可能になる。

半導体試験装置の第１実施形態を示す機能ブロック図である。再構成可能デバイスの一例である。再構成可能デバイスのメモリセルユニットの一例である。メモリセルユニットの接続を示す一例である。従前の半導体試験装置の試験フローチャートのを示す図である。本実施形態に係る半導体試験装置の試験フローチャートのを示す図である。半導体試験装置の第２実施形態を機能ブロック図である。図６は、図５の半導体試験装置を用いた適用例を示す図である。アナログ回路部を構成する電気回路ユニットの一例を示す図である。アレイ状に配置された電気回路ユニットの一例を示す図である。ＲＣ回路の例を示す図である。ＲＣ回路のアナログ機能記述の例を示す図である。ＲＣ回路の機能記述を、機能ブロックに分けた例を示す図である。ＲＣ回路をアナログ回路部に搭載した例を示す図である。ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックの例を示し図である。ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックのアナログ機能記述の例を示す図である。ＭＳＫモデル通信方式の機能記述を、電気回路ユニットに割り当てるために機能ブロックに分けた例を示す図である。ＭＳＫモデル通信方式をアナログ回路部に搭載した例を示す図である。論理要素として動作するＭＬＵＴの一例を示す図である。論理回路として動作するＭＬＵＴの一例を示す図である。図１２に示す論理回路の真理値表を示す図である。接続要素として動作するＭＬＵＴの一例を示す図である。図１４に示す接続要素の真理値表を示す図である。４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１７に示す論理要素及び接続要素の真理値表を示す。ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。

１つの半導体チップ上にデジタル回路と、アナログ回路を集積したシステムＬＳＩ（Large
Scale Integration）には、半導体製造プロセス後、検査対象（ＤＵＴ：Device Under
Test）の設計時に作成したテストパターンを元に、入力信号を生成し出力信号を期待値と比較して、良品又は不良品を判定するためにテストが必要である。そのテストを実施する半導体試験装置（以下「テスタ」と呼ぶ）がある。テスタは、パッケージングされたＤＵＴに外から入力を入れ、ＩＣからの出力信号を読み取って、それが正常に動作しているかどうかを判定するものである。テスタは大きく二つの部分から成り立っている。アナログ回路の動作検証とファンクションテストである。アナログ回路の動作検証はＤＵＴに入力を与え、その信号を検出することにより行われ、デバイスのピンにおける接続テストを始め、消費電力測定や入力リーク電流測定、出力電圧測定がある。一方、ファンクションテストは、テスタがＤＵＴの論理動作と同じ動作を行い、信号を出力することで行われる。ロジックデバイスには「ロジックテスタ」が使われ、メモリデバイスには「メモリテスタ」が使われる。

ロジックテスタは、テストパターンを適切なタイミングでＤＵＴの入力端子に印加し、ＤＵＴから出力される信号について、コンパレータとパターン照合器により、期待値との一致又は不一致を見て、良又は不良を判断する。ＩＣが超高集積化するに伴いテストパターンは長大化し、かつＤＵＴの欠陥を正確に検出するために、いわゆる論理深度も極端に深いものが要求されている。ロジックテスタは、テストパターン毎に、期待値を有するので、メモリを必要とする。

メモリテスタは、ＤＵＴのセルをすべて正しく選択でき、選択したセルに規定された条件で情報を書き込めること、さらに書き込まれた情報が規定のアクセスタイムで読み出せるかどうかを試験する。したがって、メモリテスタに要求されるテストパターンは、ロジックテスタより機能的であり単純であるので、期待値を格納する大きなメモリ容量を必要としない。したがって、メモリテスタは、あまりメモリを必要としない。

テスタは、テストに必要なテスタハードウェアを多く持ち、テストの利便性を図っている。デバイスの高機能化、高速化に従い、テスタハードウェアも高機能化、高速化になり複雑化、巨大化して、テスタは大変高価（例えば、１台１億円以上）である。そのため、テストコストが高くなり、そのコスト削減が課題となっている。そして、そのテスタ上でのテストプログラムのデバックも困難になり、コストの高いものになっている。

この問題を解決するために、仮想テスタ技術が開発されている。仮想テスタ技術は、テスタをコンピュータ上に表現して、コンピュータ上にあるデバイスの設計データと併せて、テストプログラムをデバックして、テストを実行する技術である。仮想テスタを構築するには、テスタの論理構造や回路記述をそのままコンピュータ上に表現する手法があるが、その論理構造や回路記述が大規模であるために、現実的な効果を出し得なかった。しかし、高位記述言語（Ｖｅｒｉｌｏｇ，ＶＨＤＬ）の進展に従い、テスタをコンピュータ上に構築することが容易になり、実用化されている。

数千〜数万テストのうち、その各々のテストは数十ステップで構成されており、高位記述言語では、ひとつのテストでは必要なテスタの機能（テスタ・リソース）だけが記述されている。高位記述言語で実現されるテスタの機能を、再構成可能なデバイス、例えばＦＰＧＡ（Field-Programmable Gate Array）に逐次構築してテスタを構成すればボード上のＦＰＧＡとテスタに必要なデバイスを持たせた小規模なテスト・ボードでテストが実行できる。これをＴＯＢ（Tester On Board）と言い、実現されている（特開２００２−１２３５６２号公報）。ＦＰＧＡを用いたテスト装置は、従前の高価なテスタ装置より低廉である（例えば、１台１０００万円程度）。

ここで、テスタ言語に注目すると、テスタ言語は基本的に制御装置の制御命令であり、テスタメーカ毎に規定されている。しかし、テスタ使用者（テスティング・エンジニア）の利便性を考えて、使いやすさが配慮されている。例えば、タイミング精度を考慮するために、キャリブレーション操作など制御しなければならないが、テスタ使用者には直接関係ないので、そのような制御も内包した形で定義される。このために、テスタには共通なテスタ言語がなく、テスタ上で個別にテストプログラムを作成している。この問題には良く使われているテスタ言語をデファクト化して各々のテスタで使う技術が提案されている（特開２００３−０２０３０５号公報）。

現状のテスト手法では、試験装置が高価であり、試験時間を少なくするために、デバイス完成後にテスタ上でＤＵＴとなるデバイスを使用して行っている。デバイス完成後に、テストに不具合があった場合、テストプログラムの問題か、デバイスの問題か、設計上の問題かを検討する必要がある。設計上の問題となった場合、設計のやり直しが生じ、テスト不具合の発見が、デバイス完成の時間遅延を生じている。このような、コスト問題は、「ファンクションテスト」を行うテスターのユニットが高いという問題に加え、ＤＵＴのアナログ回路の動作検証を行うためのテスターが備えるアナログ回路が高価であるという問題もある。これは、大規模、複雑化したデバイスのピンエレクトロニクスに対応するように、様々な機能がテスターに要求されるため、必然的に多様な制御幅、又は、複数の機能を持つテスト用のアナログ回路が必要になるためである。

出願人が開発した再構成可能な半導体装置は、複数の電気回路ユニットをアレイ状に配置し、再構成することで、アナログ回路を構成できるので、ＳｏＣやシステムＬＳＩが適用される全ての技術分野に適用可能である。一方で、上記のようにテスタを安価にするために応用可能である。以下に示す実施形態は、本実施形態に係る半導体装置を説明するため、テスタへの応用を例を中心に説明する。。

以下、図面を参照して、〔１〕再構成可能な半導体装置、及び半導体試験装置、〔２〕設計段階のテスタデバッグ手法、〔３〕再構成可能な半導体装置としてのアナログ回路部、〔４〕ＭＰＬＤについて順に説明する。

〔１〕再構成可能な半導体装置、及び半導体試験装置
図１は、半導体試験装置の第１実施形態を示す機能ブロック図である。半導体試験装置１００は、メモリセルユニットベースの再構成可能デバイス、アナログ回路部２００を備える。本実施形態においては、メモリセルユニットベースの再構成可能デバイスとして、本出願人が開発したＭＰＬＤ（Memory-based Programmable Logic Device）２０を用いる。ＭＰＬＤは、複数のメモリセルユニットから構成されるので、ＦＰＧＡと比して、１／５のコスト、半分のチップ面積、３０％マイナスの消費電力が図れる。しかし、ＭＰＬＤモジュールはメモリであり、ロジックにもなるのでＭＰＬＤモジュールで基本的にロジックテスタもメモリテスタも表現でき搭載効率の向上が図れる。

図２は、再構成可能な半導体装置の一例を示す図である。再構成可能な半導体装置としてのＭＰＬＤ２０は、ＭＬＵＴ（Multiple Look-Up Table）と呼ぶ配線要素と論理要素の双方を実現する論理素子（後述）を相互に接続することにより論理を構成する。ＭＰＬＤ２０は、図２のようにＭＬＵＴをアレイ状に敷き詰め、アドレス線ＬＡとデータ線ＬＤの対を用いてＭＬＵＴ同士を相互接続させた構成になっている。メモリセルユニットから構成されるＭＬＵＴ３０を複数有するとともに、ＭＬＵＴ（Multiple Look-Up Table）を特定するアドレスをデコードして、動作対象となるＭＬＵＴを特定するＭＬＵＴデコーダ１２を有する。ＭＰＬＤ２０は、ＭＬＵＴ３０の記憶素子に、真理値表を構成するデータがそれぞれ記憶することで、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う（〔４〕ＭＰＬＤで説明する）。

ＭＰＬＤ２０はさらに、メモリ動作を行う。メモリ動作とは、ＭＬＵＴ３０に含まれるメモリセルユニットへのデータの書込みＷＤや読み出しＲＤをいう。ＭＬＵＴ３０へのデータの書込みは、真理値表データの書き換えにもなるため、メモリ動作は、真理値表データの再構成を生じる。

図３Ａは、再構成可能デバイスのメモリセルユニットの一例である。メモリセルユニットは、非同期用のメモリセルユニット４０ａと、同期用のメモリセルユニット４０ｂのペアから構成され、同期用のメモリセルユニット４０ｂの後段には、クロックＣＬＫと同期するＦ／Ｆ４１を有する。非同期用のメモリセルユニット４０ａ及び同期用のメモリセルユニット４０ｂには、それぞれ、アドレスデコーダ９ａ及び９ｂが設けられ、さらに、動作切替信号によって、メモリ動作か、論理動作かを選択するアドレス切替回路１０、及び、動作切替信号によって、読み出しデータＲＤか論理動作用データＬＤかを選択する出力データ切替回路１１が設けられる。

ＭＰＬＤ２０を構成するメモリセルユニット及びその周辺回路からなる回路ユニットを、ＭＬＵＴと言う。メモリセルユニットには、真理値表を構成するデータを格納することで、ＭＬＵＴは、再構成可能デバイスであるＭＰＬＤの構成要素として動作する。ＭＰＬＤが再構成可能デバイスとして使用される技術的根拠は、後述する。

ＭＬＵＴは、上記のように、２つのメモリセルユニットを必ずしも必要としないが、各ＭＬＵＴが、同期／非同期のどちらでも使えるため、同期メモリ、順序回路の論理要素、非同期メモリ、組合せ論理回路の論理要素と、様々な使い方が可能になる。また、ＭＰＬＤは、チップ面積もコストも、ＦＰＧＡより安価なため、このようなメモリセルユニットの使用をしても、まだコストメリットを発揮できる。そして、ロジックテスタではテストパターンのために容量メモリが必要なので２つのメモリセルユニットを持つことはテスタにとって有意である。メモリテスタではその論理記述は基本的な論理動作のためロジック表現（論理搭載規模）は軽微に留まるために本案での論理搭載規模が低くなることは問題ない。

図３Ａに示すＭＬＵＴ３０は、動作切替信号が論理動作を示す場合、論理動作用アドレスＬＡに従って、論理動作用データＬＤを出力する。また、ＭＬＵＴ３０は、動作切替信号がメモリ動作を示す場合、メモリ動作用アドレスに従って、書込みデータＷＤを受け入れ、又は、読み出しデータＲＤを出力する。

アドレス切替回路１０は、メモリ動作用アドレスが入力されるｎ本のメモリ動作用アドレス信号線と、論理動作用アドレス信号が入力されるｎ本の論理動作用アドレス入力信号線と、動作切替信号が入力される動作切替信号線とを接続する。アドレス切替回路１０ａは、動作切替信号に基づいて、メモリ動作用アドレス、又は論理動作用アドレスのいずれかをｎ本の選択アドレス信号線に出力するように動作する。このように、アドレス切替回路１０ａが、アドレス信号線を選択するのは、記憶素子４０が読み出し動作と書込み動作の何れかを受け付ける１ポート型の記憶素子であるからである。論理動作的にはＣＥ（Chip Enable）０、ＣＥ１を同時にアクティブにして、同期メモリ出力と非同期メモリ出力の論理和を出力する。そうすることにより、組み合わせ回路と順序回路を表現できる。メモリ動作のときは、交互にアクティブにして所定の記憶動作をさせる。

例えば、配線や組み合わせ回路を行わせるＡＤ対では、同期用のメモリには真理値０を記憶し、非同期用のメモリには所定の真理値を記憶させて、非同期用メモリのデータで信号伝播を行わせる。このことにより、メモリにおけるクロック遅延がなく論理回路を構成できる。また、順序回路では、同期用メモリに所定の真理値を記憶させ、非同期用メモリでは真理値0とする。このことによりクロック動作の順序回路が構成できる。このことは、順序回路構成での特別なF/Fをもさせなくてよく効率的である。

アドレスデコーダ９ａ、９ｂは、アドレス切替回路１０から供給されるｎ本のアドレス信号線から受け取った選択アドレス信号をデコードし、２のｎ乗本のワード線にデコード信号を出力する。

メモリセルユニットのｎ×２^ｎ個の記憶素子は、２のｎ乗本のワード線と、ｎ本の書込データ線と、ｎ個の出力データ線の接続部分に配置される。

出力データ切替回路１１は、ｎ本の出力データ線から信号を受け取ると、入力される動作切替信号に従って、読み出しデータをｎ本の読み出しデータ信号線に出力し、又は、読み出しデータを論理動作用信号線に出力するように動作する。

図３Ｂは、メモリセルユニット間の接続の一例を示す図である。ＭＬＵＴ３０のアドレス線は、隣接する他のＭＬＵＴのデータ線とそれぞれ接続する。ＭＬＵＴ３０では、アドレス線の幅とデータ線の幅が等しいメモリを用いる。そして、アドレス線とデータ線の１ビットずつを対にして、疑似的な双方向線を定義します。この双方向線を、ＭＰＬＤでは「ＡＤ対」と呼ぶ。アドレス線の幅とデータ線の幅がＮビットのメモリを用いると、ＡＤ
対をＮ組持つＭＬＵＴ３０が実現される。図３Ａでは、近接するＭＬＵＴと６つのＡＤ対で接続し、１つのＡＤ対が離間して配置されるＭＬＵＴと接続する例を示す。なお、本実施形態では、ＭＬＵＴを、順序回路として用いることを可能とするように、ＭＬＵＴの出力にはフリップフロップが用意され、クロックに同期して出力することが可能である。このフリップフロップの利用は、後述するように、切替可能であり、組合せ論理回路としてＭＬＵＴを使用する場合は、フリップフロップを経由せずに、出力可能である。

〔２〕設計段階のテスタデバッグ手法
図４Ａは、従前の半導体試験装置の試験フローチャートのを示す図である。従前は、システム設計（Ｓ１０１）、回路設計（Ｓ１０２）、半導体ウェハ製作（Ｓ１０３）、ウェハ完成（Ｓ１０４）、完成品組み立て（Ｓ１０５）、製品デバック（Ｓ１０５）、テストスペック作成（Ｓ１０６）後に、テスターでデバイステスト（Ｓ１０８）が行われる。

図４Ｂは、本実施形態に係る半導体試験装置の試験フローチャートのを示す図である。図４Ｂに示す試験フローチャートは、Ｓ２０１で回路設計と同時に、テストスペックを作成して、それを半導体試験装置１００で同時作業で試験することができる。これにより、半導体ウェハ製作（Ｓ１０３）前に、テストを完了させることができる（Ｓ２０２）。また、半導体試験装置１００は、製品デバッグでも従前と同様にテスト可能である。

図５は、半導体試験装置の第２実施形態を機能ブロック図である。図２に示すように、アナログ回路部２００は、外部にある従前の高価なテスタのピンに接続するようにしてもよい。３００は、本装置の外部のPCからの制御及びデータ転送をする無線ユニットである。

図６は、図５の半導体試験装置を用いた１つの適用例を示す図である。図６に示すテスタ１０００は、テスタ本体を示す。テストヘッド１０１０は、テスタの実際に被測定デバイスが装着される場所を言う。テストボード１０２０は、テスタの信号を被測定デバイスに接続する基板を言う。このボードにはコンデンサなどの必要な部品を装着することもある。コンタクトリング１０３０は、テストボードとプローブカードを接続する機構である。プローブカード１０４０は、被測定デバイスであるウェハ１０５０に直接コンタクトするプローブ針を実装するカードである。この部位に半導体試験装置１００を装着してもよい。当初は外部にある従前の高価なテスタを使い、各々の利点を使い分けるのが、その実用性を見てから、低廉な半導体試験装置１００だけでのテストに切り替える。そのため、ユーザは本手法の適用を十分に検討してから使用できることになる。ＢＯＳＴ（built-out self-test）は、テスターとの間に必ず存在する装置であるが、半導体試験装置１００は、テスター無しでデバイステストが可能であるので、このような使用はＢＯＳＴでは出来ない。

〔３〕再構成可能な半導体装置としてのアナログ回路部
一実施形態に係る再構成可能なアナログ回路部は、アレイ状に配置した複数の電気回路ユニットを有し、各電気回路ユニットは、アナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプを備え、再構成対象となるアナログ回路を、複数の機能ブロックに分割した機能ブロックを、前記電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットの何れかを互いにアナログスイッチで接続することで、前記再構成対象のアナログ回路を構成する。なお、当該アナログ回路部は、構成要素ではなく単独の再構成可能な半導体装置として使用可能である。

アナログ回路部２００は、複数の電気回路ユニットを有し、再構成対象となるアナログ回路、又は、ＤＵＴとなるＩＣのアナログ回路と同じ機能を実現できる。ロジックではVerilogで実現したが、アナログはその記述が無くアナログの機能記述が課題となった。仮想テスタ技術の課題で仮想テストの実行やプログラム記述のデファクト化は実現したが、アナログを含むテスト・ボード検証技術は、アナログ・シミュレーション（回路シミュレーション）が遅いため課題となっていた。シュミュレーションの高速化にはそれを電気的に検証するエミュレーション技術がある。

図７は、アナログ回路部を構成する電気回路ユニットの一例を示す図である。アナログ回路部（半導体装置）２００は、アレイ状に並べられた複数の電気回路ユニット２２０から構成され、各々が、アナログデジタルコンバータ（ＤＡＣ：Digital to Analog Converter）、図示しないデジタルアナログコンバータ（ＡＤＣ：Analog to Digital Converter）、電流源ＤＡＣ（ｉＤＡＣ）、及びアナログ量を決めるオペアンプＯＰを備える。

電気回路ユニット２２０は、更に、多少のロジックが構成できるＰＬＤ（Programmable
Logic Device）を有し、ＰＬＤが、スイッチＭＵＸを切り替えて、各ピンに接続切り替えてもよい。電気回路ユニット２２０は、ＣＰＵを備え、プログラムエリアとしてのＳＲＡＭを有し、ＤＡＣ、ＡＤＣ、オペアンプＯＰの構成を変更し、アナログ量を変更する。これらはアナログスイッチで接続できる機能を持つので、ＣＰＵなどの制御により構成できる。また、電気回路ユニットは、プログラムを搭載できるフラッシュメモリを有してもよい。なお、電気回路ユニット２２０の上記アナログ回路リソースは制限されている。この電気回路ユニット２２０を１つだけ用いた場合、リソースが制限されて固定的な回路構成になる。この問題を対策するために、電気回路ユニット２２０は、ＤＡＣ、ＡＤＣ、オペアンプＯＰでは、ピンとリソースの間にアナログ・スイッチがあり切り替えられるようにしてある。アナログ・スイッチの切替は、例えば、ＣＰＵが実行する命令セットにより、アナログ・スイッチの切替信号が出力されて、制御可能になる。

図８は、アレイ状に配置された電気回路ユニットの一例を示す図である。図８に示されるように、アナログ回路部２００は、アレイ状に並べられた複数の電気回路ユニット２２０から構成される。各電気回路ユニット２２０は、再構成性を有するために、その１つの回路規模を大規模にならないように制限し、複数の電気回路ユニットが互いにケルビン接続することで、複数の電気回路ユニット２２０全体で、大規模アナログ回路を実現するように構成されている。

図示していないが、アナログ回路部２００は、メモリをさらに備える。メモリには、アナログ回路のエミュレーション検証の結果の合否を判断するための真理値データを格納したり、或いは、再構成対象となるアナログ回路のアナログ回路の回路記述が格納される。また、当該メモリは、上記したＭＰＬＤであってもよい。各電気回路ユニット２２０は、起動時に、前記回路記述を読み取って、前記アナログスイッチにで回路間の接続を切り替えることにより、前記各電気回路ユニット内の回路を、前記回路記述に従って再構成するように動作する。この動作は、電気回路ユニット２２０のフラッシュメモリから読み取ったプログラムをＣＰＵが実行することで、動作が可能になる。また、アナログ回路部２００は、再構成対象となるアナログ回路を構成して、当該再構成対象となるアナログ回路の機能を電気的に検証するエミュレーション機能を実現する。

なお、ＭＰＬＤ２０は、VerilogやＣ言語からの論理搭載をする論理要素として動作可能であるため、ファンクションテストをするための論理搭載が可能である。一方、電気回路ユニット２２０には、アナログ機能記述である「SpectoureHDL」や「Verilog-A」で動作記載をする。それを、各電気回路ユニット２２０に書き込む。この例として、図９Ａ〜図９Ｃを用いて説明する。

〔３．１〕アナログ回路によるＲＣ回路のエミュレーション
図９Ａは、ＲＣ回路の例を示し、図９Ｂは、ＲＣ回路のアナログ機能記述の例であり、図９Ｃは、ＲＣ回路の機能記述を、電気回路ユニットに割り当てるために逐次加算回路の機能ブロックに分けた例である。図９Ｂのではアナログ機能記述はSpectoureHDLを使っているが、Verilog-Aでも同じような記述内容でなされる。抵抗は印加された電圧を抵抗で除算された値で表現される。コンデンサは充電のモデルを表現するために積分で記述している。

図９Ｄは、ＲＣ回路をアナログ回路部に搭載した例を示す図である。図９Ｄの上部に示すのが、半導体試験装置１００の垂直断面であり、下部に示すのが、アナログ回路への搭載例を示す平面図である。図９Ｃに示した機能ブロックが、電気回路ユニットに割り当て可能である。

このように、分割した機能ブロックを電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットを互いにケルビン接続することで、被試験装置のアナログ回路部を構成するアナログ回路記述を、実際に電気回路ユニットで実現できるので、回路シミュレーションではなく、電気的エミュレーションが行えるのでその検証が高速化できる。

なお、４００は、本出願人が開発した銅コアを採用した画期的な部品内蔵配線板「EOMIN（登録商標）」である。「EOMIN（登録商標）」は、機能モジュール用配線板で、部品内蔵配線板のコアに銅を採用することで、小型化や高密度実装という部品内蔵配線板の特長に加え、高剛性、高信頼性、良好な放熱性、ノイズ耐性という特性も実現し、小型・薄型化や高性能化に寄与する。

電気回路ユニット２２０は、大規模な電気回路で実現するところを、複数のユニットに分割するため、精度が下がるリスクがある。アナログ回路部２００は、複数の電気回路ユニット２２０が互いにケルビン接続することで、精度をあげるとともに、「EOMIN（登録商標）」の利用により、上記の特性を得ることができる。

〔３．２〕アナログ回路によるＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式のエミュレーション
図１０Ａは、ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックの例を示し、図１０Ｂは、ＧＳＭ（登録商標）仕様のＭＳＫモデル通信方式の回路ブロックのアナログ機能記述の例であり、図１０Ｃは、ＭＳＫモデル通信方式の機能記述を、電気回路ユニットに割り当てるために機能ブロックに分けた例であり、図１０Ｄは、ＭＳＫモデル通信方式をアナログ回路部に搭載した例を示す図である。図１０Ｄの上部に示すのが、半導体試験装置１００の垂直断面であり、下部に示すのが、アナログ回路への搭載例を示す平面図である。

図１０Ｂ及び図１０Ｃに示されるように、音声入力は積分回路にて入力し、その値をコサイン変換およびサイン変換を行う。その源信号（搬送波）は９０度位相をずらした信号で合成してＩ信号およびＱ信号を生成してそれを加算して直行変換をする。それがＭＳＫ信号となる。この機能ブロックを、電気回路ユニット２２０に搭載すると、図１０Ｄのようになる。

〔４〕ＭＰＬＤ
ＭＰＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。論理要素、及び接続要素を実現するための真理値表データの書き換えは、上述のメモリ動作による再構成によりなされる。

Ａ．論理要素
図１１は、論理要素として動作するＭＬＵＴの一例を示す図である。図１１に示すＭＬＵＴは、図１０に示すＭＬＵＴ又は図１、４又は７に示す半導体メモリ装置と同様な回路である。図１１では、説明を簡単にするために、アドレス切替回路１０ａ、及び出力データ切替回路１０ｂの記載は、省略される。図１１に示すＭＬＵＴ３０ａ、３０ｂは、４つの論理動作用アドレス線Ａ０〜Ａ３と、４つの論理動作用データ線Ｄ０〜Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０〜Ｄ３は、２４個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、２４本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０〜Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０〜Ｄ３に出力する。例えば、論理動作用アドレス線Ａ０〜Ａ３に適当な信号が入力される場合は、４つの記憶素子４０ａ、４０ｂ、４０ｃ、及び４０ｄを選択するように構成することができる。ここで、記憶素子４０ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０〜Ｄ３には、記憶素子４０ａ〜４０ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０ａ、３０ｂは、論理動作用アドレス線Ａ０〜Ａ３から論理動作用アドレスを受け取り、その論理動作用アドレスによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０〜Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ２は、隣接するＭＬＵＴ３０ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０ａは、ＭＬＵＴ３０ｂから出力される論理動作用データを、論理動作用アドレスとして受け取る。また、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０と接続しており、ＭＬＵＴ３０ａが出力する論理動作用データは、ＭＬＵＴ３０ｂで論理動作用アドレスとして受け取られる。例えば、ＭＬＵＴ３０ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０ａの論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ｂの論理動作用アドレスＡ０に出力する。同様に、ＭＬＵＴ３０ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０ｂの論理動作用アドレス線Ａ０〜Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される２４個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０ａの論理動作用アドレスＡ２に出力する。このように、ＭＰＬＤ同士の連結は、１対のアドレス線とデータ線とを用いる。

なお、図１１では、ＭＬＵＴ３０ａ、３０ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。

図１２は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理動作用アドレス線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。

図１３は、図１２に示す論理回路の真理値表を示す図である。図１２の論理回路は、４入力のため、入力Ａ０〜Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１〜Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。

Ｂ．接続要素
図１４は、接続要素として動作するＭＬＵＴの一例を示す図である。図１４では、接続要素としてのＭＬＵＴは、論理動作用アドレス線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理動作用アドレス線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理動作用アドレス線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ１に出力するように動作する。

図１５は、図１４に示す接続要素の真理値表を示す図である。図１４に示す接続要素は、４入力４出力である。したがって、入力Ａ０〜Ａ３の全ての入力と、出力Ｄ０〜Ｄ３の全ての出力が使用される。図１５に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。

図１６は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。図１６において、１点鎖線は、ＡＤ対０の論理動作用アドレス線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。２点鎖線は、第２のＡＤ対１の論理動作用アドレス線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。破線は、ＡＤ対２の論理動作用アドレス線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。実線は、ＡＤ対３の論理動作用アドレス線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。

なお、図１６では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。

Ｃ．論理要素と接続要素の組合せ機能
図１７は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１７に示す例では、論理動作用アドレス線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理動作用アドレス線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理動作用アドレス線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。

図１８に、図１７に示す論理要素及び接続要素の真理値表を示す。図１７の論理動作は、入力Ｄ０〜Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１８の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。

図１９は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１６に示すＭＬＵＴと同様に、ＡＤ０は、論理動作用アドレス線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理動作用アドレス線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理動作用アドレス線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理動作用アドレス線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理動作用アドレス線Ａ０と、ＡＤ対１の論理動作用アドレス線Ａ１と、ＡＤ対２の論理動作用アドレス線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理動作用アドレス線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。

以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

２０ＭＰＬＤ
３０ＭＬＵＴ
４０ａ、４０ｂメモリセルユニット
１００半導体装置
２００アナログ回路部

Claims

再構成可能な半導体装置であって、
アレイ状に配置した複数の電気回路ユニットを備え、
前記各電気回路ユニットは、アナログデジタルコンバータ、デジタルアナログコンバータ、プロセッサ、及びオペアンプを備え、
再構成対象となるアナログ回路を、複数の機能ブロックに分割した機能ブロックを、前記電気回路ユニットのアナログデジタルコンバータ、デジタルアナログコンバータ、及びオペアンプで回路構成し、当該回路構成した複数の電気回路ユニットの何れかを互いにアナログスイッチで接続することで、前記再構成対象のアナログ回路を構成する、ことを特徴とする半導体装置。
前記プロセッサが実行する命令セットにより前記アナログスイッチが切り替えられる、請求項１に記載の半導体装置。
前記複数の電気回路ユニットは、下部に配置した配線板を介して互いに接続する、請求項１又は２に記載の半導体装置。
メモリをさらに備える請求項１〜３の何れか１項に記載の半導体装置。
前記メモリは、前記再構成対象となるアナログ回路の回路記述を格納し、
前記各電気回路ユニットは、起動時に、前記回路記述を読み取って、前記アナログスイッチにより、前記各電気回路ユニット内の回路を再構成するように動作する、請求項４に記載の半導体装置。
前記再構成対象となるアナログ回路を構成して、前記再構成対象となるアナログ回路の機能を電気的に検証する、請求項１〜５の何れか１項に記載の半導体装置。
前記メモリは、前記検証結果の合否判定をするデータを格納する請求項６に記載の半導体装置。