JP2010119038A

JP2010119038A - 半導体集積回路

Info

Publication number: JP2010119038A
Application number: JP2008292391A
Authority: JP
Inventors: Akinobu Kawamura; 明展河村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-11-14
Filing date: 2008-11-14
Publication date: 2010-05-27

Abstract

【課題】機能を柔軟に制御可能なアナログの機能ＩＣを提供する。
【解決手段】アナログブロック１０は、所定のアナログ信号処理を実行する。デジタルブロック２０は、再構成可能に構成され、所定のデジタル信号処理を実行してアナログブロック１０を制御する。ＦｅＲＡＭ３０は、デジタルブロック２０の回路構成のコンフィギュレーションデータを格納する。機能ＩＣ１００は、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化され、アナログブロック１０の動作状態が、デジタルブロック２０の構成状態に応じて変更可能である。
【選択図】図２

Description

本発明は半導体集積回路に関し、特にアナログ回路とデジタル回路が同一チップに混載されたアナログ・デジタル混載回路に関する。

アナログデジタル混載回路は、アナログ回路とデジタル回路とが一体に集積化されたデバイスである。図１は、アナログデジタル混載回路で構成された機能ＩＣ２０４の構成の一例を示すブロック図である。機能ＩＣ２０４は電子機器２００に搭載され、必要な信号処理を行う。たとえば機能ＩＣ２０４は、電子機器２００の他のブロックに電源電圧を供給する電源回路であり、あるいはオーディオ信号のミキシング、増幅などを行うオーディオ信号処理回路である。

機能ＩＣ２０４は、アナログブロック２１０、デジタルブロック２２０を備える。アナログブロック２１０は、スイッチングレギュレータやチャージポンプ回路などの電源回路や、オーディオアンプ、イコライザやミキサ、スイッチなどのアナログ回路を含む。デジタルブロック２２０は、アナログブロック２１０を制御する制御部２２４と、外部のホストプロセッサ２０２からのデータを受信するインタフェース回路２２２を含む。デジタルブロック２２０は、それ自身がアナログブロック２１０とは無関係な並列的な信号処理を独立して実行してもよい。

ホストプロセッサ２０２は、電子機器２００を統合的に管理、制御するＤＳＰ（Digital Signal Processor）あるいはＣＰＵ（Central Processing Unit）である。ホストプロセッサ２０２とインタフェース回路２２２は、Ｉ^２Ｃ（Inter IC）バスを介してホストプロセッサ２０２と接続される。ホストプロセッサ２０２は、アナログブロック２１０の動作を規定するデータを、インタフェース回路２２２へと供給する。制御部２２４は、インタフェース回路２２２に入力されたデータにもとづいて、アナログブロック２１０を制御する。

かかる構成によれば、ホストプロセッサ２０２から、機能ＩＣ２０４の動作状態を制御することができるが、機能ＩＣ２０４の機能そのものを変化させることはできない。

半導体集積回路の仕様、機能を、半導体集積回路の製造後に変更する目的で、ＦＰＧＡ（Field Programmable Gate Array）、ＰＬＤ(Programmable Logic Device)が開発されている。以下では、ＦＰＧＡとＰＬＤを特に区別せずに、単にＦＰＧＡと称する。ＦＰＧＡは、出荷後においてユーザがその仕様、機能をプログラムによって書き換えることが可能なデバイスである。ＦＰＧＡとしては、事前に回路構成を一旦設定すると、起動時や動作中には変更できないもの（コンフィギュラブル・デバイス）と、システム起動時あるいは動作中に回路を変更することができるもの（リコンフィギュラブル・デバイス）が知られている。ＦＰＧＡを用いることにより、設計期間を短縮し、開発コストを削減することができる。
特開平１１−２１４５２０号公報特開２００７−２６５０４号公報

このＦＰＧＡを用いて機能ＩＣ２０４を構成すると、デジタルブロック２２０に関しては、その信号処理内容の一部もしくは全部を変更することが可能となるが、ＦＰＧＡの回路情報を、保存するための不揮発性のメモリを設ける必要がある。かかる不揮発性メモリは、ＳＲＡＭ（Static Random Access Memory）もしくはＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）が用いられており、デジタル回路との混載は可能であるが、アナログ回路との混載が困難であり、１チップ化を妨げる要因となっていた。

本発明は係る課題に鑑みてなされたものであり、その目的は、その機能を柔軟に制御可能なアナログの機能ＩＣの提供にある。

本発明のある態様は、半導体集積回路に関する。半導体集積回路は、所定のアナログ信号処理を実行するアナログ回路と、再構成可能に構成され、所定のデジタル信号処理を実行してアナログ回路を制御するデジタル回路と、デジタル回路の回路構成のコンフィギュレーションデータを格納する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）と、を備え、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化される。アナログ回路により実行されるアナログ信号処理は、デジタル回路の構成状態に応じて変更可能である。

「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。この態様では、再構成可能なデジタル回路のコンフィギュレーションデータを、従来のＥＥＰＲＯＭやフラッシュメモリに代えてＦｅＲＡＭが記憶する。

この態様によれば、アナログ回路を制御するデジタル回路を再構成可能に構成することにより、アナログ回路により信号処理、つまりアナログ回路の機能や仕様を柔軟に変更することが可能となる。またこの態様の半導体回路は、外部のホストプロセッサ、あるいはメモリによらずに独立して再構成できる。このことは、外部回路が非動作状態（たとえばスリープ状態）であっても、機能・仕様を再構成できることを意味しており、機能変更に際して外部プロセッサとのデータ転送が不要となるという利点がある。さらにいえば、半導体集積回路に電源が供給されると、ただちにデジタル回路の構成を設定できるため、速やかに所定のアナログ信号処理、デジタル信号処理を実行可能な状態にスタンバイできる。また従来のＥＥＰＲＯＭやＳＲＡＭを用いた場合に比べて、回路面積を削減できる。さらにＦｅＲＡＭは、ＥＥＰＲＯＭやフラッシュメモリに比べてアクセス速度が速く、書き込み回数の制約がないという利点を有している。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、その機能を柔軟に制御可能なアナログの機能ＩＣを提供できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る機能ＩＣ１００の構成を示すブロック図である。機能ＩＣ１００は、アナログブロック（アナログ回路）１０、デジタルブロック（デジタル回路）２０、ＦｅＲＡＭ３０を備え、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化されている。たとえば機能ＩＣ１００は、携帯電話端末、デジタルスチルカメラなどの電子機器に搭載される。

アナログブロック１０は、所定のアナログ信号処理を実行する。信号処理の内容は限定されるものではないが、以下では理解の容易のために、オーディオ信号処理に関して説明する。

アナログブロック１０は、Ｄ／Ａコンバータ１２、ボリウムアンプ１４、イコライザ１６、ヘッドホンアンプやスピーカアンプ（以下、アンプと総称する）１８を備える。なお、アナログブロック１０を構成する回路ブロックは、機能ＩＣ１００の機能に応じたものであればよく、列挙されたものには限定されない。これらの回路ブロックの接続順序も任意であるが、後述のデジタルブロック２０によって接続順序が変更可能であってもよい。

アナログブロック１０には、アナログもしくはデジタルのオーディオ信号Ｓ１が入力される。オーディオ信号Ｓ１がデジタルの場合、Ｄ／Ａコンバータ１２はオーディオ信号Ｓ１をアナログ信号に変換する。ボリウムアンプ１４は、アナログのオーディオ信号の振幅をユーザにより設定されたボリウム値に応じて調節する可変利得増幅器またはアテネータで構成される。イコライザ１６は、ローパスフィルタ、ハイパスフィルタ、バンド除去フィルタ、バンドパスフィルタ、高域強調フィルタ、エンファシス回路などで構成され、オーディオ信号Ｓ１の特定の周波数成分を増幅または減衰させる。アンプ１８は、オーディオ信号Ｓ１を増幅し、増幅したオーディオ信号Ｓ２をスピーカ１０２へと出力する。アンプ１８は複数個、チャンネルごとに設けられている。

デジタルブロック２０は、再構成可能に構成され、所定のデジタル信号処理を実行してアナログブロック１０を制御する。制御ブロック２２および信号処理ブロック２４を含む。制御ブロック２２は、上述したアナログブロック１０の各回路ユニット１２、１４、１６、１８をデジタル的に制御する。具体的に制御ブロック２２は、以下のパラメータの設定を行う。
（１）Ｄ／Ａコンバータ１２の分解能、基準電圧
（２）ボリウムアンプ１４のボリウムゲインの単位ステップ量（単位制御量）
（３）イコライザ１６のフィルタの種類、カットオフ周波数、ゲイン
（４）ボリウムアンプ１４、イコライザ１６、アンプ１８などの複数のアンプの動作シーケンス
これらのパラメータは例示であり、その他のパラメータが制御可能であってもよい。

制御ブロック２２は、ＦＰＧＡで構成される。制御ブロック２２は、上記（１）〜（４）に挙げられるパラメータの設定値（選択値）ごとに、異なる回路形態をとるようにプログラミングされている。たとえば、（１）のＤ／Ａコンバータ１２の分解能を第１の値に設定するときと、第２の値に設定するときとでは、制御ブロック２２の内部のゲートアレイの結線態様が異なっている。

（４）の複数のアンプの動作シーケンスは、複数のアンプをスタンバイさせる順番、シャットダウンさせる順番、ポップアップノイズを除去するためのソフトスタートの時定数をパラメータとして制御される。制御ブロック２２を構成するゲートアレイは、パラメータの設定値に応じて、結線態様が切り替えられる。その他のパラメータに関しても同様である。

各パラメータごとの制御ブロック２２のゲートアレイの結線態様を設定するコンフィギュレーションデータＣＯＮＦＩＧは、ＦｅＲＡＭ３０に格納される。

信号処理ブロック２４は、たとえばデジタルのオーディオ信号Ｓ１の周波数特性を変化させるデジタルフィルタである。このデジタルフィルタは、フィルタの種類（ハイパスフィルタ、ローパスフィルタ、バンドパスフィルタ、バンド除去フィルタ、高域強調フィルタなど）が、複数から選択可能に構成され、加えて、利得、時定数、カットオフ周波数などのパラメータが切り替え可能となっている。デジタルフィルタは、接続形態がコンフィギュレーションデータＣＯＮＦＩＧに応じて切り替え可能な複数のゲートアレイを含む。デジタルフィルタは、その種類、上記のパラメータごとに異なる回路形態を有するように設計されている。

信号処理ブロック２４は、図示しない外部のホストプロセッサとデータの送受信を行うインタフェース回路を含んでもよい。この場合、インタフェース回路を、Ｉ^２Ｃバス形式とパラレルバス形式の両方で構成可能に構成しておいてもよい。インタフェース回路の構成をコンフィギュレーションデータＣＯＮＦＩＧに応じて切り替えることにより、Ｉ^２Ｃバス対応の機能ＩＣと、パラレルバス対応の機能ＩＣを共通に設計でき、機能ＩＣ１００の汎用性を高めることができる。

以上が機能ＩＣ１００の構成である。続いてその動作を説明する。
機能ＩＣ１００の電源が投入されると、アナログブロック１０の回路ブロックのパラメータの設定値に応じたコンフィギュレーションデータＣＯＮＦＩＧがデジタルブロック２０へとロードされ、制御ブロック２２を構成するゲートアレイの接続状態が設定される。
また、機能ＩＣ１００の電源が投入されると、デジタルフィルタのパラメータの設定値に応じたコンフィギュレーションデータＣＯＮＦＩＧがデジタルブロック２０へとロードされ、信号処理ブロック２４を構成するゲートアレイの接続状態が設定される。

このようにして、アナログブロック１０およびデジタルブロック２０の動作状態は、デジタルブロック２０の構成状態に応じて変更可能となっている。以上が機能ＩＣ１００の動作である。

実施の形態に係る機能ＩＣ１００の利点は、図１の機能ＩＣ２０４との対比により明確となる。

図１に示す従来の機能ＩＣ２０４では、アナログブロック２１０は、回路形式が固定されたデジタルブロック２２０によって制御されており、ホストプロセッサ２０２からのデータに応じて、極めて限定的な機能・仕様変更が可能であるにすぎなかった。これに対して図２の機能ＩＣ１００によれば、ＦｅＲＡＭ混載プロセスを用いることにより、アナログブロック１０をデジタルブロック２０およびＦｅＲＡＭ３０と混載することが可能となり、アナログブロック１０を制御するデジタルブロック２０をＦＰＧＡで構成することにより、アナログブロック１０の機能・仕様を極めて柔軟に変更することが可能となる。

またデジタルブロック２０は、外部のホストプロセッサあるいはメモリによらずに独立して再構成できる。このことは、外部回路が非動作状態（たとえばスリープ状態）であっても、機能・仕様を再構成できることを意味する。

さらにいえば、機能ＩＣ１００に電源が供給されると、ただちにデジタルブロック２０の構成を設定できるため、所定のアナログ信号処理、デジタル信号処理を実行可能な状態に速やかにスタンバイできる。また従来のＥＥＰＲＯＭやＳＲＡＭを用いた場合に比べて、回路面積を削減できる。さらにＦｅＲＡＭは、ＥＥＰＲＯＭやフラッシュメモリに比べてアクセス速度が速く、書き込み回数の制約がないという利点を有している。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

アナログデジタル混載回路で構成された機能ＩＣの構成の一例を示すブロック図である。実施の形態に係る機能ＩＣの構成を示すブロック図である。

符号の説明

１００…機能ＩＣ、１０…アナログブロック、１２…Ｄ／Ａコンバータ、１４…ボリウムアンプ、１６…イコライザ、１８…アンプ、２０…デジタルブロック、２２…制御ブロック、２４…信号処理ブロック、３０…ＦｅＲＡＭ、Ｓ１…オーディオ信号。

Claims

所定のアナログ信号処理を実行するアナログ回路と、
再構成可能に構成され、所定のデジタル信号処理を実行して前記アナログ回路を制御するデジタル回路と、
前記デジタル回路の回路構成のコンフィギュレーションデータを格納する強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）と、
を備え、ＦｅＲＡＭ混載プロセスを用いてひとつの半導体基板上に一体集積化され、前記アナログ回路により実行される前記アナログ信号処理が、前記デジタル回路の構成状態に応じて変更可能であることを特徴とする半導体集積回路。
前記アナログ回路は、オーディオ信号を増幅するボリウムアンプを含み、前記デジタル回路の構成状態に応じて、前記ボリウムアンプの利得の単位制御量が切り替え可能であることを特徴とする請求項１に記載の半導体集積回路。
前記アナログ回路は、オーディオ信号を増幅する複数のアンプを含み、前記デジタル回路の構成状態に応じて、前記複数のアンプの動作シーケンスが切り替え可能であることを特徴とする請求項１または２に記載の半導体集積回路。
前記デジタル回路は、前記オーディオ信号の周波数特性を変化させるデジタルフィルタを含み、前記デジタル回路の構成状態に応じて、前記デジタルフィルタの特性が切り替え可能であることを特徴とする請求項２または３に記載の半導体集積回路。