CN104205639B - 可再构成的半导体装置 - Google Patents

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Abstract

本发明提供一种可再构成的半导体装置。本发明提供一种半导体装置，包括配置成阵列状的多个电路单元，所述各电路单元包括模拟数字转换器、数字模拟转换器、及运算放大器，由所述电路单元的模拟数字转换器、数字模拟转换器及运算放大器对作为再构成对象的模拟电路分割为多个功能模块，并对功能模块进行电路构成，且将该电路构成的多个电路单元中的任一个互相以模拟开关连接，由此构成所述再构成对象的模拟电路。

Description

可再构成的半导体装置
技术领域
本发明涉及一种可再构成的半导体装置。
背景技术
近年来，通过半导体制造制程的微细化所引起的高集成化，而在一个LSI(LargeScale Integration，大型集成电路)上集成有系统的大部分的SoC(System-on-a-Chip，芯片上系统)变得普遍。如果将SoC与在基板上安装有多个单功能LSI的情况进行比较，则产生印刷基板上的占有面积的削减、高速化、低消耗电力、成本降低等许多优点。
SoC因在芯片上实现模拟电路，所以仅存在与LSI不同的问题。例如，于在一个芯片内部有多个独立的电源区域，且各自独立地进行电源阻断控制的情况下，关于芯片内的信号配线产生课题。因此，作为观测LSI内部的电压变动的机构，提供一种半导体装置，包括：电压监控器，利用包含与构成逻辑电路的MISFET(Metal-Insulator-SemiconductorField-Effect Transistor，金属绝缘半导体场效应晶体管)相同的第1栅极绝缘膜厚的MISFET的环式振荡器(Ring Oscillator)，将电压变动转换为频率变动；及放大电路，用以使其输出信号向LSI外部输出；且所述电压监控器包含阈值较小的MISFET，以便即使电源电压为更低的值也进行动作(专利文献1)。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2012-4582号公报
发明内容
[发明要解决的问题]
以往，以SoC为代表，模拟电路在芯片内集成化。然而，这些模拟电路为针对于每个芯片而不同的电路构成，所以必须针对每个芯片开发进行电路设计。另外，提出有将SoC内部细分化为多个独立的电源区域且使各者独立地进行电源阻断的SoC，但完全未提出使模拟电路本身可再构成的半导体装置。本申请人开发出通过使模拟电路本身可再构成，而可构成各种模拟电路的半导体装置。
一实施方式的半导体装置的目的在于，将多个电路单元配置成阵列状而进行再构成。
[解决问题的技术手段]
解决所述课题的方式是通过以下的项目表示。
1.一种半导体装置，其特征在于：是可再构成的半导体装置；且
包括配置成阵列状的多个电路单元；
所述各电路单元包括模拟数字转换器、数字模拟转换器、及运算放大器(operational amplifier)；
由所述电路单元的模拟数字转换器、数字模拟转换器及运算放大器对将成为再构成对象的模拟电路分割为多个功能方块的功能方块进行电路构成，且将该电路构成的多个电路单元中的任一个互相以模拟开关(analog switch)连接，由此构成所述再构成对象的模拟电路。
2.根据项目1所述的半导体装置，其中所述多个电路单元是通过配置在下部的配线板而互相连接。
3.根据项目1或2所述的半导体装置，其还包括存储器。
4.根据项目3所述的半导体装置，其中所述存储器存储成为所述再构成对象的模拟电路的电路描述；且
所述各电路单元以如下方式动作：当起动时读取所述电路描述，并通过所述模拟开关而再构成所述各电路单元内的电路。
5.根据项目1至4中任一项所述的半导体装置，其构成成为所述再构成对象的模拟电路，并电性验证成为所述再构成对象的模拟电路的功能。这样，半导体装置发挥作为仿真(emulation)装置的功能。所述存储器也可以存储判定所述验证结果合格与否的数据。
6.根据项目1至5中任一项所述的半导体装置，其还包括逻辑部；
所述逻辑部包含构成阵列并且互相连接的多个存储胞单元(memory cell unit)，所述存储胞单元是如果写入以将由多个地址指定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，则作为逻辑要素进行动作，及/或如果写入以将由某个地址指定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，则作为连接要素进行动作；
在各存储胞单元的每一个中包含地址解码器(address decoder)，该地址解码器将从N条(N为2以上的整数)地址线输入的地址解码并对字线输出字选择信号；
所述存储胞单元包含多个存储元件，这些连接于所述字线与数据线，分别存储构成真值表的数据，且根据从所述字线输入的所述字选择信号，对所述数据线输入输出所述数据；且
所述存储胞单元的N条地址线分别连接于所述存储胞单元的其他N个存储胞单元的数据线。
7.根据项目6所述的半导体装置，其中所述逻辑部在所述存储胞单元中存储被试验装置的输出的期望值；
可构成与所述被试验装置相同的逻辑电路，并且通过作为所述逻辑要素进行动作，而判断所述期望值与所述被试验装置的输出是否一致。
8.根据项目5或6所述的半导体装置，其中所述各逻辑部包括第1及第2存储胞单元对；
所述第1及第2存储胞单元的各者是如果写入以将由多个地址指定的输入值的逻辑运算输出至数据线的方式构成的真值表数据，则作为逻辑要素进行动作，及/或如果写入以将由某个地址指定的输入值输出至连接于其他存储胞单元的地址的数据线的方式构成的真值表数据，则作为连接要素进行动作；
在所述第1存储胞单元的后段具有与时钟同步的顺序电路；且
所述逻辑部还在每个所述第1及第2存储胞单元对包含选择部，该选择部按照动作切换信号选择性地对第1或第2存储胞单元输出地址。
9.根据项目8所述的半导体装置，其还包括具有与所述被试验装置对应的电路的模拟电路部；
所述第2存储胞单元按照规定所述被试验装置的逻辑电路的真值表数据，可再构成与所述被试验装置相同的逻辑电路，并且判断所述第1存储胞单元组件中所存储的所述被试验装置输出的期望值与所述被试验装置的输出是否一致。
[发明的效果]
本发明的一实施方式的半导体装置可将多个电路单元配置成阵列状而进行再构成。
由此，例如，测试器(tester)的使用变得容易，所以并不限定使用于DUT(DeviceUnder Test，被测装置)完成后的试验，通过在设计阶段中使用测试器，而可用于提高IC(Integrated Circuit，集成电路)的电路效率等。
附图说明
图1是表示半导体试验装置的第1实施方式的功能框图。
图2是可再构成的装置的一例。
图3A是可再构成的装置的存储胞单元的一例。
图3B是表示存储胞单元的连接的一例。
图4A是表示以往的半导体试验装置的试验流程图的图。
图4B是表示本实施方式的半导体试验装置的试验流程图的图。
图5是表示半导体试验装置的第2实施方式的功能框图。
图6是表示使用图5的半导体试验装置的应用例的图。
图7是表示构成模拟电路部的电路单元的一例的图。
图8是表示配置成阵列状的电路单元的一例的图。
图9A是表示RC电路的示例的图。
图9B是表示RC电路的模拟功能描述的示例的图。
图9C是表示将RC电路的功能描述划分成功能方块的示例的图。
图9D是表示将RC电路搭载于模拟电路部的示例的图。
图10A是表示GSM(注册商标)规格的MSK模式通讯方式的电路方块的示例的图。
图10B是表示GSM(注册商标)规格的MSK模式通讯方式的电路方块的模拟功能描述的示例的图。
图10C是表示为了将MSK模式通讯方式的功能描述分配给电路单元而划分成功能方块的示例的图。
图10D是表示将MSK模式通讯方式搭载于模拟电路部的示例的图。
图11是表示作为逻辑要素进行动作的MLUT的一例的图。
图12是表示作为逻辑电路进行动作的MLUT的一例的图。
图13是表示图12所示的逻辑电路的真值表的图。
图14是表示作为连接要素进行动作的MLUT的一例的图。
图15是表示图14所示的连接要素的真值表的图。
图16是表示通过包含4个AD对的MLUT而实现的连接要素的一例的图。
图17是表示1个MLUT作为逻辑要素及连接要素进行动作的一例的图。
图18表示图17所示的逻辑要素及连接要素的真值表。
图19是表示通过包含AD对的MLUT而实现的逻辑动作及连接要素的一例的图。
具体实施方式
于在1个半导体芯片上集成有数字电路与模拟电路的系统LSI(Large ScaleIntegration)中，在半导体制造制程后，基于检查对象(DUT：Device Under Test)的设计时作成的测试图案，而生成输入信号，并将输出信号与期望值进行比较，为了判定良品或不良品，而必须进行测试。有实施该测试的半导体试验装置(以下称为「测试器」)。测试器从外部向经封装的DUT投入输入，读取来自IC的输出信号，并判定IC是否正常地动作。测试器大体由两个部分构成。为模拟电路的动作验证与功能测试(function test)。模拟电路的动作验证是通过对DUT赋予输入并检测DUT的信号而进行，开始装置的引脚中的连接测试，有消耗电力测定或输入漏电流测定、输出电压测定。另一方面，功能测试是通过测试器进行与DUT的逻辑动作相同的动作，且输出信号而进行。逻辑装置是使用「逻辑测试器」，存储装置是使用「存储测试器」。
逻辑测试器将测试图案以适当的时序施加至DUT的输入端子，关于从DUT输出的信号，通过比较器(comparator)与图案对照器，观察与期望值一致或不一致，从而判断良或不良。随着IC超高集成化，测试图案长大化，且为了准确地检测DUT的缺陷，要求所谓的逻辑深度也极其深。逻辑测试器针对每个测试图案具有期望值，因此需要存储器。
存储测试器可正确地选择DUT的所有存储胞，测试是否在规定条件下将资讯写入至所选择的存储胞中，进而测试所写入的资讯是否以规定的存取时间(access time)读出。因此，存储测试器所要求的测试图案较逻辑测试器更具功能性且简单，所以无需存储期望值的大的存储器容量。因此，存储测试器几乎无需存储器。
测试器具有许多测试所需的测试器硬件，而谋求测试的便利性。伴随着装置的高功能化、高速化，测试器硬件也变得高功能化、高速化，且复杂化、巨大化，因而测试器价格非常高(例如，1台1亿日圆以上)。因此，测试成本升高，成本削减成为课题。而且，该测试器上的测试程序的除错(debug)也变得困难，而变为成本较高者。
为了解决该问题，而开发出虚拟测试器技术。虚拟测试器技术是将测试器表现在电脑上，与电脑上的装置的设计数据合并，而对测试程序进行除错，从而执行测试的技术。为了构筑虚拟测试器，有将测试器的逻辑构造或电路描述直接表现在电脑上的方法，但因为该逻辑构造或电路描述为大规模，所以无法产生实际效果。然而，随着高阶描述语言(Verilog、VHDL)的发展，将测试器构筑在电脑上变得容易，且已实用化。
数千～数万测试中，各个测试包含数十步骤，在高阶描述语言中，在一个测试中仅描述有所需的测试器的功能(测试器资源)。如果将通过高阶描述语言而实现的测试器的功能逐次构筑在可再构成的装置、例如FPGA(Field-Programmable Gate Array，现场可编程门阵列)而构成测试器，则可在具有板上的FPGA与测试器所需的装置的小规模的测试板(test board)上执行测试。将其称为TOB(Tester On Board，板上测试器)，且已实现(日本专利特开2006-3239号公报)。使用FPGA的测试装置较以往的高价的测试器装置低廉(例如，1台1000万日圆左右)。
此处，如果关注于测试器语言，则测试器语言基本上为控制装置的控制命令，由每个测试器制造商规定。然而，考虑到测试器使用者(测试工程师(testing engineer))的便利性，而考虑使用的容易度。例如，因考虑时序精度，而必须控制校准(calibration)操作等，但因为与测试器使用者无直接关系，所以这种控制也以内含的形式定义。因此，测试器上无共通的测试器语言，而在测试器上个别地作成测试程序。针对该问题，提出有使通常使用的测试器语言现实化而在各个测试器中使用的技术(日本专利特开2002-123562号公报)。
目前的测试方法中，试验装置的价格高，为了减少试验时间，而在装置完成后于测试器上使用成为DUT的装置而进行。在装置完成后测试中产生不良情况的情况下，必须研究是测试程序的问题、装置的问题、还是设计上的问题。在成为设计上的问题的情况下，需重新设计，测试不良情况的发现产生装置完成的时间延迟。这种成本问题是除了进行「功能测试」的测试器的单元较贵的问题以外，也存在用以进行DUT的模拟电路的动作验证的测试器所包含的模拟电路为高价的问题。其原因在于，为了应对大规模、复杂化的装置的引脚介面电路(pin electronics)，而要求测试器具有各种功能，因此必然需要具有各种控制宽度或多种功能的测试用模拟电路。
申请人所开发的可再构成的半导体装置是将多个电路单元配置成阵列状而进行再构成，由此构成模拟电路，因此可应用于应用SoC或系统LSI的所有技术领域中。另一方面，如上所述般为了使测试器变得廉价而可应用。为了说明本实施方式的半导体装置，以下所示的实施方式以对测试器的应用的例为中心进行说明。
以下，参照图式，依序对[1]可再构成的半导体装置及半导体试验装置、[2]设计阶段的测试器除错方法、[3]作为可再构成的半导体装置的模拟电路部、[4]MPLD进行说明。
[1]可再构成的半导体装置、及半导体试验装置
图1是表示半导体试验装置的第1实施方式的功能框图。半导体试验装置100包括存储胞单元基础的可再构成装置、模拟电路部200。本实施方式中，作为存储胞单元基础的可再构成装置，使用本申请人所开发的MPLD(Memory-based Programmable Logic Device，基于存储器的可编程逻辑装置)20。因为MPLD包含多个存储胞单元，所以与FPGA相比，可谋求1/5的成本、一半的芯片面积、减少30％的消耗电力。然而，因为MPLD模组为存储器，且也变为逻辑，所以以MPLD模组基本上既可表现逻辑测试器也可表现存储测试器，从而可谋求搭载效率的提高。
图2是表示可再构成的半导体装置的一例的图。作为可再构成的半导体装置的MPLD20通过将实现被称为MLUT(Multiple Look-Up Table，多查找表)的配线要素与逻辑要素这两种要素的逻辑元件(下述)互相连接而构成逻辑。MPLD20是如图2所示般成为如下构成：将MLUT呈阵列状铺满，使用地址线LA与数据线LD对使MLUT彼此互相连接。具有多个包含存储胞单元的MLUT30，并且具有MLUT解码器12，该MLUT解码器12将指定MLUT(MultipleLook-Up Table)的地址解码，而指定成为动作对象的MLUT。MPLD20通过在MLUT30的存储元件中分别存储构成真值表的数据，而进行作为逻辑要素或连接要素或者逻辑要素及连接要素而进行动作的逻辑动作(在[4]MPLD中进行说明)。
MPLD20进而进行存储动作。所谓存储动作是指对MLUT30中所包含的存储胞单元的数据的写入WD或读出RD。因为对MLUT30的数据的写入也变为真值表数据的覆写，所以存储动作产生真值表数据的再构成。
图3A是可再构成装置的存储胞单元的一例。存储胞单元包含非同步用的存储胞单元40a与同步用的存储胞单元40b的对，且在同步用的存储胞单元40b的后段具有与时钟CLK同步的F/F41。在非同步用的存储胞单元40a及同步用的存储胞单元40b中分别设有地址解码器9a及9b，而且，设有根据动作切换信号而选择存储动作或逻辑动作的地址切换电路10、及根据动作切换信号而选择读出数据RD或逻辑动作用数据LD的输出数据切换电路11。
将包含构成MPLD20的存储胞单元及其周边电路的电路单元称为MLUT。通过在存储胞单元中存储构成真值表的数据，从而MLUT作为可再构成装置即MPLD的构成要素进行动作。MPLD用作可再构成装置的技术依据将在下文进行叙述。
MLUT未必如上所述般必须要有2个存储胞单元，各MLUT可使用同步/非同步中的任一个，所以可实现同步存储器、顺序电路的逻辑要素、非同步存储器、组合逻辑电路的逻辑要素的各种使用方式。另外，因为MPLD的芯片面积及成本均比FPGA廉价，所以即便使用这种存储胞单元，仍可发挥成本优点。而且，逻辑测试器中，为了测试图案而必须要有容量存储器，因此具有2个存储胞单元对测试器而言有意义。存储测试器中，其逻辑描述为基本的逻辑动作，所以逻辑表现(逻辑搭载规模)轻微地存储，因此本案中的逻辑搭载规模降低毫无问题。
图3A所示的MLUT30在动作切换信号表示逻辑动作的情况下，按照逻辑动作用地址LA，输出逻辑动作用数据LD。另外，MLUT30在动作切换信号表示存储动作的情况下，按照存储动作用地址，接收写入数据WD或输出读出数据RD。
地址切换电路10连接输入存储动作用地址的n条存储动作用地址信号线、输入逻辑动作用地址信号的n条逻辑动作用地址输入信号线、及输入动作切换信号的动作切换信号线。地址切换电路10a以基于动作切换信号，向n条选择地址信号线输出存储动作用地址或逻辑动作用地址中的任一个的方式进行动作。这样，地址切换电路10a选择地址信号线的原因在于，存储元件40为受理读出动作与写入动作中的任一个的单埠型的存储元件。就逻辑动作而言，使CE(Chip Enable，芯片使能)0、CE1同时为主动，而输出同步存储器输出与非同步存储器输出的逻辑和。由此，可表现组合电路与顺序电路。在存储动作时，使CE0、CE1交替地主动而进行特定的存储动作。
例如，在进行配线或组合电路的AD(Analog Digital，模拟数字)对中，在同步用存储器中存储真值0，在非同步用存储器中存储特定的真值，并通过非同步用存储器的数据进行信号传播。由此，可不存在存储器中的时钟延迟而构成逻辑电路。另外，顺序电路中，在同步用存储器中存储特定的真值，在非同步用存储器中设为真值0。由此，可构成时钟动作的顺序电路。该情况可以也不进行顺序电路构成中的特别的F/F，因而有效率。
地址解码器9a、9b将自由地址切换电路10供给的n条地址信号线接收的选择地址信号解码，且将解码信号输出至2的n次方根字线。
存储胞单元的n×2n个存储元件是配置在2的n次方根字线、n条写入数据线、及n个输出数据线的连接部分。
输出数据切换电路11是如果从n条输出数据线接收信号，则以如下方式进行动作：按照输入的动作切换信号，将读出数据输出至n条读出数据信号线，或将读出数据输出至逻辑动作用信号线。
图3B是表示存储胞单元间的连接的一例的图。MLUT30的地址线与邻接的其他MLUT的数据线分别连接。在MLUT30中，使用地址线的宽度与数据线的宽度相等的存储器。而且，以地址线与数据线的1位为单位作为一对，定义假双向线。将该双向线在MPLD中称为「AD对」。如果使用地址线的宽度与数据线的宽度为N位的存储器，则实现具有N组AD对的MLUT30。图3A中，表示接近的MLUT与以6个AD对连接且1个AD对相隔而配置的MLUT连接的例。此外，本实施方式中，为了可将MLUT用作顺序电路，而在MLUT的输出中准备触发器(flipflop)，从而可与时钟同步地输出。该触发器的利用是如下所述般可进行切换，在将MLUT用作组合逻辑电路的情况下，可不通过触发器而进行输出。
[2]设计阶段的测试器除错方法
图4A是表示以往的半导体试验装置的试验流程图的图。以往是于系统设计(S101)、电路设计(S102)、半导体晶片制作(S103)、晶片完成(S104)、完成品组装(S105)、制品除错(S105)、测试规格作成(S106)后，利用测试器进行装置测试(S108)。
图4B是表示本实施方式的半导体试验装置的试验流程图的图。图4B所示的试验流程图是在S201中与电路设计同时地作成测试规格，从而可在半导体试验装置100中以同时作业的形式对其进行试验。由此，可在半导体晶片制作(S103)前完成测试(S202)。另外，半导体试验装置100在制品除错方面也可与以往同样地进行测试。
图5是表示半导体试验装置的第2实施方式的功能框图。如图2所示，模拟电路部200也可以连接于位于外部的以往的高价的测试器的引脚。300是进行来自本装置的外部的PC(Personal Computer，个人电脑)的控制及数据传输的无线单元。
图6是表示使用图5的半导体试验装置的1个应用例的图。图6所示的测试器1000表示测试器主体。测试头(test head)1010是指测试器的实际安装被测定装置的位置。测试板1020是指将测试器的信号连接于被测定装置的基板。有时也在该板上安装电容器等所需的零件。接触环(contact ring)1030是连接测试板与探针卡(probe card)的机构。探针卡1040是安装直接与作为被测定装置的晶片1050接触的探针的卡。也可以在该部位安装半导体试验装置100。当初是使用位于外部的以往的高价的测试器，灵活使用各自的优势，但就实用性而言，切换为仅通过低廉的半导体试验装置100的测试。因此，使用者可在充分研究本方法的应用后使用。BOST(built-out self-test，内建自测)是与测试器之间必定存在的装置，但因为半导体试验装置100可在无测试器的情况下进行装置测试，所以这种使用于BOST中无法实施。
[3]作为可再构成的半导体装置的模拟电路部
一实施方式的可再构成的模拟电路部包含配置成阵列状的多个电路单元，各电路单元包括模拟数字转换器、数字模拟转换器及运算放大器，由所述电路单元的模拟数字转换器、数字模拟转换器及运算放大器电路构成将成为再构成对象的模拟电路分割为多个功能方块而成的功能方块，且将该电路构成的多个电路单元中的任一个互相以模拟开关连接，由此构成所述再构成对象的模拟电路。此外，该模拟电路部并非作为构成要素，而可用作单独的可再构成的半导体装置。
模拟电路部200包含多个电路单元，可实现与成为再构成对象的模拟电路或成为DUT的IC的模拟电路相同的功能。逻辑上以Verilog实现，但模拟并无其描述，模拟的功能描述成为课题。于虚拟测试器技术的课题方面，实现了虚拟测试的执行或程序描述的现实化，但包含模拟的测试/板验证技术因模拟/模拟(电路模拟)较慢而成为课题。对于模拟的高速化，有对其进行电性验证的仿真技术。
图7是表示构成模拟电路部的电路单元的一例的图。模拟电路部(半导体装置)200包含呈阵列状排列的多个电路单元220，这些电路单元220包括模拟数字转换器(DAC：Digital to Analog Converter)、未图示的数字模拟转换器(ADC：Analog to DigitalConverter)、电流源DAC(iDAC)、及决定模拟量的运算放大器OP。
电路单元220还包含一些可构成逻辑的PLD(Programmable Logic Device，可编程逻辑装置)，PLD也可以切换开关MUX(multiplexer，复用器)，而连接切换于各引脚。电路单元220包括CPU，且包含作为程序区域的SRAM(Static Random Access Memory，静态随机存取存储器)，变更DAC、ADC、运算放大器OP的构成，从而变更模拟量。这些具有可利用模拟开关连接的功能，因此可通过CPU等的控制而构成。另外，电路单元也可包含可搭载程序的闪速存储器(flash memory)。此外，电路单元220的所述模拟电路资源受到限制。在仅使用1个该电路单元220的情况下，资源受到限制而变为固定的电路构成。为了应对该问题，电路单元220在DAC、ADC、运算放大器OP中，在引脚与资源之间具有模拟开关，以进行切换。模拟开关的切换可根据例如CPU所执行的命令集，输出模拟开关的切换信号，而进行控制。
图8是表示配置成阵列状的电路单元的一例的图。如图8所示，模拟电路部200包含呈阵列状排列的多个电路单元220。各电路单元220以如下方式构成：为了具有再构成性，而限制不使其1个电路规模变为大规模，且多个电路单元互相凯尔文(Kelvin)连接，由此以多个电路单元220整体实现大规模模拟电路。
虽未图示，但模拟电路部200还包括存储器。存储器中存储用以判断模拟电路的仿真验证的结果合格与否的真值数据，或者，存储成为再构成对象的模拟电路的电路描述。另外，该存储器也可以为所述MPLD。各电路单元220以如下方式动作：当起动时读取所述电路描述，并利用所述模拟开关切换电路间的连接，由此根据所述电路描述而再构成所述各电路单元内的电路。该动作可通过使CPU执行从电路单元220的闪速存储器读取的程序而进行动作。另外，模拟电路部200构成成为再构成对象的模拟电路，而实现电性验证成为该再构成对象的模拟电路的功能的仿真功能。
此外，MPLD20可作为进行来自Verilog或C语言的逻辑搭载的逻辑要素进行动作，所以可进行用以进行功能测试的逻辑搭载。另一方面，电路单元220中，以作为模拟功能描述的「SpectoureHDL」或「Verilog-A」进行动作记载。将所述内容写入至各电路单元220。作为该例，使用图9A～图9C进行说明。
[3.1]利用模拟电路的RC电路的仿真
图9A表示RC电路的示例，图9B是RC电路的模拟功能描述的示例，图9C是为了将RC电路的功能描述分配给电路单元而逐次划分为加算电路的功能方块的例。图9B中，模拟功能描述是使用SpectoureHDL，但Verilog-A也是以相同的描述内容进行。电阻是以所施加的电压除以电阻所得的值表现。电容器是为了表现充电的模式而以积分描述。
图9D是表示将RC电路搭载于模拟电路部的示例的图。图9D的上部所示者为半导体试验装置100的垂直剖面，下部所示者为表示向模拟电路的搭载例的平面图。图9C所示的功能方块可分配给电路单元。
这样，由电路单元的模拟数字转换器、数字模拟转换器及运算放大器电路构成分割而成的功能方块，且将该电路构成的多个电路单元互相凯尔文连接，由此，实际上可通过电路单元实现构成被试验装置的模拟电路部的模拟电路描述，所以并非可进行电路模拟，而可进行电性仿真，因此可使验证高速化。
此外，400是本申请人所开发的采用铜芯的划时代的零件内置配线板「EOMIN(注册商标)」。「EOMIN(注册商标)」为功能模组用配线板，通过对零件内置配线板的芯采用铜，从而除了实现小型化或高密度安装的零件内置配线板的特长以外，也实现高刚性、高可靠性、良好的散热性、噪音耐性的特性，有助于实现小型、薄型化或高性能化。
电路单元220因为将通过大规模电路而实现之处分割为多个单元，所以有精度降低的风险。模拟电路部200通过将多个电路单元220互相凯尔文连接，而可提高精度，并且通过利用「EOMIN(注册商标)」而可获得所述特性。
[3.2]通过模拟电路的GSM(注册商标)规格的MSK(Minimum Shift Keying，最小移频键控)模式通讯方式的仿真
图10A表示GSM(注册商标)规格的MSK模式通讯方式的电路方块的示例，图10B是GSM(注册商标)规格的MSK模式通讯方式的电路方块的模拟功能描述的示例，图10C是为了将MSK模式通讯方式的功能描述分配给电路单元而划分为功能方块的示例，图10D是表示将MSK模式通讯方式搭载于模拟电路部的示例的图。图10D的上部所示者为半导体试验装置100的垂直剖面，下部所示者为表示向模拟电路的搭载例的平面图。
如图10B及图10C所示，声音输入是利用积分电路进行输入，对其值进行余弦转换及正弦转换。其源信号(搬送波)是以使相位偏离90度所得的信号合成而生成I信号及Q信号，并将这些相加而进行直行转换。其成为MSK信号。如果将该功能方块搭载于电路单元220，则变为如图10D所示。
[4]MPLD
通过MPLD20的逻辑动作而实现的逻辑是通过MLUT30中所存储的真值表数据而实现。一些MLUT30作为成为AND电路、加算器等的组合电路的逻辑要素进行动作。其他MLUT作为连接实现组合电路的MLUT30间的连接要素进行动作。用以实现逻辑要素及连接要素的真值表数据的覆写是通过利用所述存储动作的再构成而进行。
A.逻辑要素
图11是表示作为逻辑要素进行动作的MLUT的一例的图。图11所示的MLUT是与图10所示的MLUT或图1、4或7所示的半导体存储装置相同的电路。图11中，为了使说明简单，而省略地址切换电路10a及输出数据切换电路10b的记载。图11所示的MLUT30a、30b分别包含4条逻辑动作用地址线A0～A3、4条逻辑动作用数据线D0～D3、4×16＝64个存储元件40、及地址解码器9。逻辑动作用数据线D0～D3将24个存储元件40分别串联地连接。地址解码器9以如下方式构成：基于输入至逻辑动作用地址线A0～A3的信号，选择连接于24条字线中的任一个的4个存储元件。这些4个存储元件分别连接于逻辑动作用数据线D0～D3，且将存储元件中所存储的数据输出至逻辑动作用数据线D0～D3。例如，在对逻辑动作用地址线A0～A3输入适当的信号的情况下，可以选择4个存储元件40a、40b、40c及40d的方式构成。此处，存储元件40a连接于逻辑动作用数据线D0，存储元件40b连接于逻辑动作用数据线D1，存储元件40d连接于逻辑动作用数据线D2，存储元件40d连接于逻辑动作用数据线D3。继而，对逻辑动作用数据线D0～D3输出存储元件40a～40d中所存储的信号。这样，MLUT30a、30b从逻辑动作用地址线A0～A3接收逻辑动作用地址，并通过该逻辑动作用地址将地址解码器9选择的4个存储元件40中所存储的值作为逻辑动作用数据分别输出至逻辑动作用数据线D0～D3。此外，MLUT30a的逻辑动作用地址线A2与邻接的MLUT30b的逻辑动作用数据线D0连接，MLUT30a接收从MLUT30b输出的逻辑动作用数据作为逻辑动作用地址。另外，MLUT30a的逻辑动作用数据线D2与MLUT30b的逻辑动作用地址线A0连接，MLUT30a输出的逻辑动作用数据作为逻辑动作用地址而由MLUT30b接收。例如，MLUT30a的逻辑动作用数据线D2基于输入至MLUT30a的逻辑动作用地址线A0～A3的信号，将连接于逻辑动作用数据线D2的24个存储元件中的任一个中所存储的信号输出至MLUT30b的逻辑动作用地址A0。同样地，MLUT30b的逻辑动作用数据线D0基于输入至MLUT30b的逻辑动作用地址线A0～A3的信号，将连接于逻辑动作用数据线D0的24个存储元件中的任一个中所存储的信号输出至MLUT30a的逻辑动作用地址A2。这样，MPLD彼此的连结使用1对地址线与数据线。
此外，图11中，MLUT30a、30b所包含的AD对为4个，但AD对的数量如下所述般并非特别限定于4。
图12是表示作为逻辑电路进行动作的MLUT的一例的图。本例中，将逻辑动作用地址线A0及A1设为2输入NOR电路701的输入，将逻辑动作用地址线A2及A3设为2输入NAND电路702的输入。继而，构成如下逻辑电路：将2输入NOR电路的输出与2输入NAND电路702的输出输入至2输入NAND电路703，且将2输入NAND电路703的输出输出至逻辑动作用数据线D0。
图13是表示图12所示的逻辑电路的真值表的图。因为图12的逻辑电路为4输入，所以将输入A0～A3的所有输入用作输入。另一方面，因为输出仅为1个，所以仅将输出D0用作输出。在真值表的输出D1～D3的栏中记载「＊」。其表示可为「0」或「1」中的任一值。然而，实际上为了再构成而于将真值表数据写入至MLUT时，必须在这些栏中写入「0」或「1」中的任一值。
B.连接要素
图14是表示作为连接要素进行动作的MLUT的一例的图。图14中，作为连接要素的MLUT以如下方式进行动作：将逻辑动作用地址线A0的信号输出至逻辑动作用数据线D1，将逻辑动作用地址线A1的信号输出至逻辑动作用数据线D2，将逻辑动作用地址线A2的信号输出至逻辑动作用数据线D3。作为连接要素的MLUT进而以将逻辑动作用地址线A3的信号输出至逻辑动作用数据线D1的方式进行动作。
图15是表示图14所示的连接要素的真值表的图。图14所示的连接要素为4输入4输出。因此，使用输入A0～A3的所有输入与输出D0～D3的所有输出。根据图15所示的真值表，MLUT作为如下连接要素而进行动作，即，将输入A0的信号输出至输出D1，将输入A1的信号输出至输出D2，将输入A2的信号输出至输出D3，将输入A3的信号输出至输出D0。
图16是表示通过包含AD0、AD1、AD2及AD3的4个AD对的MLUT而实现的连接要素的一例的图。AD0包含逻辑动作用地址线A0与逻辑动作用数据线D0。AD1包含逻辑动作用地址线A1与逻辑动作用数据线D1。AD2包含逻辑动作用地址线A2与逻辑动作用数据线D2。而且，AD3包含逻辑动作用地址线A3与逻辑动作用数据线D3。图16中，单点链线表示输入至AD对0的逻辑动作用地址线A0的信号输出至AD对1的逻辑动作用数据线D1的信号的流动。二点链线表示输入至第2AD对1的逻辑动作用地址线A1的信号输出至AD对2的逻辑动作用数据线D2的信号的流动。虚线表示输入至AD对2的逻辑动作用地址线A2的信号输出至AD对3的逻辑动作用数据线D3的信号的流动。实线表示输入至AD对3的逻辑动作用地址线A3的信号输出至AD对0的逻辑动作用数据线D0的信号的流动。
此外，图16中，MLUT30所包含的AD对为4个，但AD对的数量并不特别限定于4。
C.逻辑要素与连接要素的组合功能
图17是表示1个MLUT作为逻辑要素及连接要素进行动作的一例的图。在图17所示的例中，构成如下逻辑电路：将逻辑动作用地址线A0及A1设为2输入NOR电路121的输入，将2输入NOR电路121的输出与逻辑动作用地址线A2设为2输入NAND电路122的输入，将2输入NAND电路122的输出输出至逻辑动作用数据线D0。另外，同时，构成将逻辑动作用地址线A3的信号输出至逻辑动作用数据线D2的连接要素。
图18中表示图17所示的逻辑要素及连接要素的真值表。图17的逻辑动作是使用输入D0～D3的3个输入，使用1个输出D0作为输出。另一方面，图18的连接要素构成将输入A3的信号输出至输出D2的连接要素。
图19是表示通过包含AD0、AD1、AD2及AD3这4个AD对的MLUT而实现的逻辑动作及连接要素的一例的图。与图16所示的MLUT同样地，AD0包含逻辑动作用地址线A0与逻辑动作用数据线D0。AD1包含逻辑动作用地址线A1与逻辑动作用数据线D1。AD2包含逻辑动作用地址线A2与逻辑动作用数据线D2。而且，AD3包含逻辑动作用地址线A3与逻辑动作用数据线D3。如上所述，MLUT30通过1个MLUT30实现3输入1输出的逻辑动作与1输入1输出的连接要素的2个动作。具体而言，逻辑动作是使用AD对0的逻辑动作用地址线A0、AD对1的逻辑动作用地址线A1、AD对2的逻辑动作用地址线A2作为输入。而且，使用AD对0的逻辑动作用数据线D0的地址线作为输出。另外，连接要素是如以虚线所示般将输入至AD对3的逻辑动作用地址线A3的信号输出至AD对2的逻辑动作用数据线D2。
以上所说明的实施方式仅作为典型例而列举，该各实施方式的构成要素的组合、变形及变化对于本领域技术人员而言清楚明白，只要为本领域技术人员，则明白可在不脱离本发明的原理及权利要求书中所记载的发明的范围的前提下进行所述实施方式的各种变形。
[符号的说明]
20 MPLD
30 MLUT
40a、40b 存储胞单元
100 半导体装置
200 模拟电路部

Claims (6)

1.一种半导体装置，其特征在于：是可再构成的半导体装置；且
包括配置成阵列状的多个电路单元；
所述多个电路单元的每一个包括模拟数字转换器、处理器、数字模拟转换器、及运算放大器；
由所述多个电路单元的每一个的模拟数字转换器、数字模拟转换器及运算放大器对作为再构成对象的模拟电路分割为多个功能模块，并对功能模块进行电路构成，且将该电路构成的多个电路单元中的任一个互相以模拟开关连接，由此构成所述再构成对象的模拟电路。
2.根据权利要求1所述的半导体装置，其中所述多个电路单元是通过配置在下部的配线板而互相连接。
3.根据权利要求1或2所述的半导体装置，其还包括存储器。
4.根据权利要求3所述的半导体装置，其中所述存储器存储成为所述再构成对象的模拟电路的电路描述；且
所述多个电路单元的每一个以如下方式动作：当起动时读取所述电路描述，并通过所述模拟开关而再构成所述各电路单元内的电路。
5.根据权利要求1或2所述的半导体装置，其构成所述再构成对象的模拟电路，并电性验证所述再构成对象的模拟电路的功能。
6.根据权利要求5所述的半导体装置，其还包括存储器，所述存储器存储判定所述电性验证的结果合理与否的数据。
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