TW201351433A - 可再構成之半導體裝置 - Google Patents

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Masayuki Satou
Koshi Sato
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Taiyo Yuden Kk
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Abstract

本發明提供一種可再構成之半導體裝置。本發明提供一種半導體裝置，其包括配置成陣列狀之複數個電路單元，上述各電路單元包括類比數位轉換器、數位類比轉換器、及運算放大器，由上述電路單元之類比數位轉換器、數位類比轉換器及運算放大器對將成為再構成對象之類比電路分割為複數個功能方塊而成之功能方塊進行電路構成，且將該電路構成之複數個電路單元中之任一者互相以類比開關連接，藉此構成上述再構成對象之類比電路。

Description

可再構成之半導體裝置
本發明係關於一種可再構成之半導體裝置。
近年來，藉由半導體製造製程之微細化所引起之高積體化，而於一個LSI(Large Scale Integration，大型積體電路)上集成有系統之大部分的SoC(System-on-a-Chip，晶片上系統)變得普遍。若將SoC與在基板上安裝有複數個單功能LSI之情形進行比較，則產生印刷基板上之佔有面積之削減、高速化、低消耗電力、成本降低等許多優點。
SoC因於晶片上實現類比電路，故而僅存在與LSI不同之問題。例如，於在一個晶片內部有複數個獨立之電源區域，且各自獨立地進行電源阻斷控制之情形時，關於晶片內之信號配線產生課題。因此，作為觀測LSI內部之電壓變動之機構，提供一種半導體裝置，其包括：電壓監控器，其利用包含與構成邏輯電路之MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor，金屬絕緣半導體場效應電晶體)相同之第1閘極絕緣膜厚之MISFET的環式振盪器(Ring Oscillator)，將電壓變動轉換為頻率變動；及放大電路，其用以使其輸出信號向LSI外部輸出；且上述電壓監控器包含閾值較小之MISFET，以便即使電源電壓為更低之值亦進行動作(專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2012-4582號公報
先前，以SoC為代表，類比電路於晶片內積體化。然而，該等類比電路為針對於每個晶片而不同之電路構成，故而必需針對每個晶片開發進行電路設計。又，提出有將SoC內部細分化為多個獨立之電源區域且使各者獨立地進行電源阻斷之SoC，但完全未提出使類比電路本身可再構成之半導體裝置。本申請人開發出藉由使類比電路本身可再構成，而可構成各種類比電路之半導體裝置。
一實施形態之半導體裝置之目的在於，將複數個電路單元配置成陣列狀而進行再構成。
解決上述課題之形態係藉由以下之項目表示。
1.一種半導體裝置，其特徵在於：其係可再構成之半導體裝置；且包括配置成陣列狀之複數個電路單元；上述各電路單元包括類比數位轉換器、數位類比轉換器、及運算放大器(operational amplifier)；由上述電路單元之類比數位轉換器、數位類比轉換器及運算放大器對將成為再構成對象之類比電路分割為複數個功能方塊之功能方塊進行電路構成，且將該電路構成之複數個電路單元中之任一者互相以類比開關(analog switch)連接，藉此構成上述再構成對象之類比電路。
2.如項目1之半導體裝置，其中上述複數個電路單元係經由配置於下部之配線板而互相連接。
3.如項目1或2之半導體裝置，其更包括記憶體。
4.如項目3之半導體裝置，其中上述記憶體儲存成為上述再構成對象之類比電路之電路描述；且上述各電路單元以如下方式動作：於起動時讀取上述電路描述，並藉由上述類比開關而再構成上述各電路單元內之電路。
5.如項目1至4中任一項之半導體裝置，其構成成為上述再構成對象之類比電路，並電性驗證成為上述再構成對象之類比電路之功能。如此，半導體裝置發揮作為仿真(emulation)裝置之功能。上述記憶體亦可儲存判定上述驗證結果合格與否之資料。
6.如項目1至5中任一項之半導體裝置，其更包括邏輯部；上述邏輯部包含構成陣列並且互相連接之複數個記憶胞單元(memory cell unit)，上述記憶胞單元係若寫入以將由複數個位址指定之輸入值之邏輯運算輸出至資料線之方式構成的真值表資料，則作為邏輯要素進行動作，及/或若寫入以將由某個位址指定之輸入值輸出至連接於其他記憶胞單元之位址之資料線之方式構成的真值表資料，則作為連接要素進行動作；於各記憶胞單元之每一個中包含位址解碼器(address decoder)，該位址解碼器將自N條(N為2以上之整數)位址線輸入之位址解碼並對字元線輸出字元選擇信號；上述記憶胞單元包含複數個記憶元件，其等連接於上述字元線與資料線，分別記憶構成真值表之資料，且根據自上述字元線輸入之上述字元選擇信號，對上述資料線輸入輸出上述資料；且上述記憶胞單元之N條位址線分別連接於上述記憶胞單元之其他N個記憶胞單元之資料線。
7.如項目6之半導體裝置，其中上述邏輯部於上述記憶胞單元中儲存被試驗裝置之輸出之期望值；可構成與上述被試驗裝置相同之邏輯電路，並且藉由作為上述 邏輯要素進行動作，而判斷上述期望值與上述被試驗裝置之輸出是否一致。
8.如項目5或6之半導體裝置，其中上述各邏輯部包括第1及第2記憶胞單元對；上述第1及第2記憶胞單元之各者係若寫入以將由複數個位址指定之輸入值之邏輯運算輸出至資料線之方式構成的真值表資料，則作為邏輯要素進行動作，及/或若寫入以將由某個位址指定之輸入值輸出至連接於其他記憶胞單元之位址之資料線之方式構成的真值表資料，則作為連接要素進行動作；於上述第1記憶胞單元之後段具有與時脈同步之順序電路；且上述邏輯部進而於每個上述第1及第2記憶胞單元對包含選擇部，該選擇部按照動作切換信號選擇性地對第1或第2記憶胞單元輸出位址。
9.如項目8之半導體裝置，其更包括具有與上述被試驗裝置對應之電路之類比電路部；上述第2記憶胞單元按照規定上述被試驗裝置之邏輯電路之真值表資料，可再構成與上述被試驗裝置相同之邏輯電路，並且判斷上述第1記憶胞單元組件中所記憶之上述被試驗裝置輸出之期望值與上述被試驗裝置之輸出是否一致。
本發明之一實施形態之半導體裝置可將複數個電路單元配置成陣列狀而進行再構成。
藉此，例如，測試器(tester)之使用變得容易，故而並不限定使用於DUT(Device Under Test，被測裝置)完成後之試驗，藉由在設計階段中使用測試器，而可用於提高IC(Integrated Circuit，積體電路)之電路效率等。
9‧‧‧位址解碼器
9a‧‧‧位址解碼器
9b‧‧‧位址解碼器
10‧‧‧位址切換電路
11‧‧‧輸出資料切換電路
12‧‧‧MLUT解碼器
20‧‧‧MPLD
30‧‧‧MLUT
30a‧‧‧MLUT
30b‧‧‧MLUT
30c‧‧‧MLUT
30d‧‧‧MLUT
30e‧‧‧MLUT
30f‧‧‧MLUT
40‧‧‧記憶元件
40a、40b‧‧‧記憶胞單元
40c‧‧‧記憶元件
40d‧‧‧記憶元件
41‧‧‧F/F
100‧‧‧半導體裝置
121‧‧‧2輸入NOR電路
122‧‧‧2輸入NAND電路
200‧‧‧類比電路部
220‧‧‧電路單元
300‧‧‧無線單元
400‧‧‧EOMIN
702‧‧‧2輸入NAND電路
703‧‧‧2輸入NAND電路
1000‧‧‧試驗機
1010‧‧‧測試頭
1020‧‧‧測試板
1030‧‧‧接觸環
1040‧‧‧探針卡
1050‧‧‧晶圓
A0‧‧‧邏輯動作用位址線
A1‧‧‧邏輯動作用位址線
A2‧‧‧邏輯動作用位址線
A3‧‧‧邏輯動作用位址線
D0‧‧‧邏輯動作用資料線
D1‧‧‧邏輯動作用資料線
D2‧‧‧邏輯動作用資料線
D3‧‧‧邏輯動作用資料線
LA‧‧‧位址線
LD‧‧‧資料線
RD‧‧‧讀出
WD‧‧‧寫入
圖1係表示半導體試驗裝置之第1實施形態之功能方塊圖。
圖2係可再構成之裝置之一例。
圖3A係可再構成之裝置之記憶胞單元之一例。
圖3B係表示記憶胞單元之連接之一例。
圖4A係表示先前之半導體試驗裝置之試驗流程圖之圖。
圖4B係表示本實施形態之半導體試驗裝置之試驗流程圖之圖。
圖5係表示半導體試驗裝置之第2實施形態之功能方塊圖。
圖6係表示使用圖5之半導體試驗裝置之應用例之圖。
圖7係表示構成類比電路部之電路單元之一例之圖。
圖8係表示配置成陣列狀之電路單元之一例之圖。
圖9A係表示RC電路之例之圖。
圖9B係表示RC電路之類比功能描述之例之圖。
圖9C係表示將RC電路之功能描述劃分成功能方塊之例之圖。
圖9D係表示將RC電路搭載於類比電路部之例之圖。
圖10A係表示GSM(註冊商標)規格之MSK模式通信方式之電路方塊之例之圖。
圖10B係表示GSM(註冊商標)規格之MSK模式通信方式之電路方塊之類比功能描述之例之圖。
圖10C係表示為了將MSK模式通信方式之功能描述分配給電路單元而劃分成功能方塊之例之圖。
圖10D係表示將MSK模式通信方式搭載於類比電路部之例之圖。
圖11係表示作為邏輯要素進行動作之MLUT之一例之圖。
圖12係表示作為邏輯電路進行動作之MLUT之一例之圖。
圖13係表示圖12所示之邏輯電路之真值表之圖。
圖14係表示作為連接要素進行動作之MLUT之一例之圖。
圖15係表示圖14所示之連接要素之真值表之圖。
圖16係表示藉由包含4個AD對之MLUT而實現之連接要素之一例之圖。
圖17係表示1個MLUT作為邏輯要素及連接要素進行動作之一例之圖。
圖18表示圖17所示之邏輯要素及連接要素之真值表。
圖19係表示藉由包含AD對之MLUT而實現之邏輯動作及連接要素之一例之圖。
於在1個半導體晶片上集成有數位電路與類比電路之系統LSI(Large Scale Integration)中，於半導體製造製程後，基於檢查對象(DUT：Device Under Test)之設計時作成之測試圖案，而生成輸入信號，並將輸出信號與期望值進行比較，為了判定良品或不良品，而必需進行測試。有實施該測試之半導體試驗裝置(以下稱為「測試器」)。測試器係自外部向經封裝之DUT投入輸入，讀取來自IC之輸出信號，並判定其是否正常地動作者。測試器大致由兩個部分構成。為類比電路之動作驗證與功能測試(function test)。類比電路之動作驗證係藉由對DUT賦予輸入並檢測其信號而進行，開始裝置之接腳中之連接測試，有消耗電力測定或輸入漏電流測定、輸出電壓測定。另一方面，功能測試係藉由測試器進行與DUT之邏輯動作相同之動作，且輸出信號而進行。邏輯裝置係使用「邏輯測試器」，記憶裝置係使用「記憶測試器」。
邏輯測試器將測試圖案以適當之時序施加至DUT之輸入端子，關於自DUT輸出之信號，藉由比較器(comparator)與圖案對照器，觀察與期望值一致或不一致，從而判斷良或不良。隨著IC超高積體化，測試圖案長大化，且為了準確地檢測DUT之缺陷，要求所謂之邏輯深度亦 極其深。邏輯測試器針對每個測試圖案具有期望值，因此需要記憶體。
記憶測試器可正確地選擇DUT之所有記憶胞，測試是否於規定之條件下將資訊寫入至所選擇之記憶胞中，進而測試所寫入之資訊是否以規定之存取時間(access time)讀出。因此，記憶測試器所要求之測試圖案較邏輯測試器更具功能性且簡單，故而無需儲存期望值之大的記憶體容量。因此，記憶測試器幾乎無需記憶體。
測試器具有許多測試所需之測試器硬體，而謀求測試之便利性。伴隨著裝置之高功能化、高速化，測試器硬體亦變得高功能化、高速化，且複雜化、巨大化，因而測試器價格非常高(例如，1台1億日圓以上)。因此，測試成本升高，其成本削減成為課題。而且，該測試器上之測試程式之除錯(debug)亦變得困難，而變為成本較高者。
為了解決該問題，而開發出虛擬測試器技術。虛擬測試器技術係將測試器表現於電腦上，與電腦上之裝置之設計資料合併，而對測試程式進行除錯，從而執行測試之技術。為了構築虛擬測試器，有將測試器之邏輯構造或電路描述直接表現於電腦上之方法，但由於其邏輯構造或電路描述為大規模，故而無法產生實際效果。然而，隨著高階描述語言(Verilog、VHDL)之發展，將測試器構築於電腦上變得容易，且已實用化。
數千~數萬測試中，其各個測試包含數十步驟，於高階描述語言中，在一個測試中僅描述有所需之測試器之功能(測試器資源)。若將藉由高階描述語言而實現之測試器之功能逐次構築於可再構成之裝置、例如FPGA(Field-Programmable Gate Array，現場可程式閘陣列)而構成測試器，則可於具有板上之FPGA與測試器所需之裝置之小規模之測試板(test board)上執行測試。將其稱為TOB(Tester On Board，板上測試器)，且已實現(日本專利特開2002-123562號公報)。使用FPGA 之測試裝置較先前之高價之測試器裝置低廉(例如，1台1000萬日圓左右)。
此處，若關注於測試器語言，則測試器語言基本上為控制裝置之控制命令，由每個測試器製造商規定。然而，考慮到測試器使用者(測試工程師(testing engineer))之便利性，而考慮使用之容易度。例如，因考慮時序精度，而必需控制校準(calibration)操作等，但由於與測試器使用者無直接關係，故而此種控制亦以內含之形式定義。因此，測試器上無共通之測試器語言，而於測試器上個別地作成測試程式。針對該問題，提出有使通常使用之測試器語言現實化而於各個測試器中使用之技術(日本專利特開2003-020305號公報)。
於目前之測試方法中，試驗裝置之價格高，為了減少試驗時間，而於裝置完成後於測試器上使用成為DUT之裝置而進行。於在裝置完成後測試中產生不良情況之情形時，必需研究係測試程式之問題、裝置之問題、抑或設計上之問題。於成為設計上之問題之情形時，需重新設計，測試不良情況之發現產生裝置完成之時間延遲。此種成本問題係除了進行「功能測試」之測試器之單元較貴之問題以外，亦存在用以進行DUT之類比電路之動作驗證之測試器所包含之類比電路為高價之問題。其原因在於，為了應對大規模、複雜化之裝置之接腳介面電路(pin electronics)，而要求測試器具有各種功能，因此必然需要具有各種控制寬度或複數種功能之測試用類比電路。
申請人所開發之可再構成之半導體裝置係將複數個電路單元配置成陣列狀而進行再構成，藉此構成類比電路，因此可應用於應用SoC或系統LSI之所有技術領域中。另一方面，如上所述般為了使測試器變得廉價而可應用。為了說明本實施形態之半導體裝置，以下所示之實施形態以對測試器之應用之例為中心進行說明。
以下，參照圖式，依序對[1]可再構成之半導體裝置及半導體試 驗裝置、[2]設計階段之測試器除錯方法、[3]作為可再構成之半導體裝置之類比電路部、[4]MPLD進行說明。
[1]可再構成之半導體裝置、及半導體試驗裝置
圖1係表示半導體試驗裝置之第1實施形態之功能方塊圖。半導體試驗裝置100包括記憶胞單元基礎之可再構成裝置、類比電路部200。本實施形態中，作為記憶胞單元基礎之可再構成裝置，使用本申請人所開發之MPLD(Memory-based Programmable Logic Device，基於記憶體之可程式邏輯裝置)20。由於MPLD包含複數個記憶胞單元，故而與FPGA相比，可謀求1/5之成本、一半之晶片面積、減少30%之消耗電力。然而，由於MPLD模組為記憶體，且亦變為邏輯，故而以MPLD模組基本上既可表現邏輯測試器亦可表現記憶測試器，從而可謀求搭載效率之提高。
圖2係表示可再構成之半導體裝置之一例之圖。作為可再構成之半導體裝置之MPLD20藉由將實現被稱為MLUT(Multiple Look-Up Table，多查找表)之配線要素與邏輯要素之兩者的邏輯元件(下述)互相連接而構成邏輯。MPLD20係如圖2所示般成為如下構成：將MLUT呈陣列狀鋪滿，使用位址線LA與資料線LD對使MLUT彼此互相連接。具有複數個包含記憶胞單元之MLUT30，並且具有MLUT解碼器12，該MLUT解碼器12將指定MLUT(Multiple Look-Up Table)之位址解碼，而指定成為動作對象之MLUT。MPLD20藉由在MLUT30之記憶元件中分別記憶構成真值表之資料，而進行作為邏輯要素或連接要素或者邏輯要素及連接要素而進行動作之邏輯動作(於[4]MPLD中進行說明)。
MPLD20進而進行記憶動作。所謂記憶動作係指對MLUT30中所包含之記憶胞單元之資料之寫入WD或讀出RD。由於對MLUT30之資料之寫入亦變為真值表資料之覆寫，故而記憶動作產生真值表資料之再構成。
圖3A係可再構成裝置之記憶胞單元之一例。記憶胞單元包含非同步用之記憶胞單元40a與同步用之記憶胞單元40b之對，且於同步用之記憶胞單元40b之後段具有與時脈CLK同步之F/F41。於非同步用之記憶胞單元40a及同步用之記憶胞單元40b中分別設置有位址解碼器9a及9b，進而，設置有根據動作切換信號而選擇記憶動作或邏輯動作之位址切換電路10、及根據動作切換信號而選擇讀出資料RD或邏輯動作用資料LD之輸出資料切換電路11。
將包含構成MPLD20之記憶胞單元及其周邊電路之電路單元稱為MLUT。藉由在記憶胞單元中儲存構成真值表之資料，從而MLUT作為可再構成裝置即MPLD之構成要素進行動作。MPLD用作可再構成裝置之技術依據將於下文進行敍述。
MLUT未必如上所述般必需2個記憶胞單元，各MLUT可使用同步/非同步中之任一者，故而可實現同步記憶體、順序電路之邏輯要素、非同步記憶體、組合邏輯電路之邏輯要素之各種使用方式。又，由於MPLD之晶片面積及成本均較FPGA廉價，故而即便使用此種記憶胞單元，仍可發揮成本優點。而且，於邏輯測試器中，為了測試圖案而必需容量記憶體，因此具有2個記憶胞單元對測試器而言有意義。於記憶測試器中，其邏輯描述為基本之邏輯動作，故而邏輯表現(邏輯搭載規模)輕微地儲存，因此本案中之邏輯搭載規模降低毫無問題。
圖3A所示之MLUT30於動作切換信號表示邏輯動作之情形時，按照邏輯動作用位址LA，輸出邏輯動作用資料LD。又，MLUT30於動作切換信號表示記憶動作之情形時，按照記憶動作用位址，接收寫入資料WD或輸出讀出資料RD。
位址切換電路10連接輸入記憶動作用位址之n條記憶動作用位址信號線、輸入邏輯動作用位址信號之n條邏輯動作用位址輸入信號線、及輸入動作切換信號之動作切換信號線。位址切換電路10a以基 於動作切換信號，向n條選擇位址信號線輸出記憶動作用位址或邏輯動作用位址中之任一者之方式進行動作。如此，位址切換電路10a選擇位址信號線之原因在於，記憶元件40為受理讀出動作與寫入動作中之任一者之單埠型之記憶元件。就邏輯動作而言，使CE(Chip Enable，晶片賦能)0、CE1同時為主動，而輸出同步記憶體輸出與非同步記憶體輸出之邏輯和。藉此，可表現組合電路與順序電路。於記憶動作時，使CE0、CE1交替地主動而進行特定之記憶動作。
例如，於進行配線或組合電路之AD(Analog Digital，類比數位)對中，於同步用記憶體中記憶真值0，於非同步用記憶體中記憶特定之真值，並藉由非同步用記憶體之資料進行信號傳播。藉此，可不存在記憶體中之時脈延遲而構成邏輯電路。又，於順序電路中，於同步用記憶體中記憶特定之真值，於非同步用記憶體中設為真值0。藉此，可構成時脈動作之順序電路。該情況可亦不進行順序電路構成中之特別之F/F，因而有效率。
位址解碼器9a、9b將自由位址切換電路10供給之n條位址信號線接收之選擇位址信號解碼，且將解碼信號輸出至2的n次方根字元線。
記憶胞單元之n×2n個記憶元件係配置於2的n次方根字元線、n條寫入資料線、及n個輸出資料線之連接部分。
輸出資料切換電路11係若自n條輸出資料線接收信號，則以如下方式進行動作：按照輸入之動作切換信號，將讀出資料輸出至n條讀出資料信號線，或將讀出資料輸出至邏輯動作用信號線。
圖3B係表示記憶胞單元間之連接之一例之圖。MLUT30之位址線與鄰接之其他MLUT之資料線分別連接。於MLUT30中，使用位址線之寬度與資料線之寬度相等之記憶體。而且，以位址線與資料線之1位元為單位作為一對，定義假雙向線。將該雙向線於MPLD中稱為「AD對」。若使用位址線之寬度與資料線之寬度為N位元之記憶體，則實 現具有N組AD對之MLUT30。於圖3A中，表示接近之MLUT與以6個AD對連接且1個AD對相隔而配置之MLUT連接之例。再者，於本實施形態中，為了可將MLUT用作順序電路，而於MLUT之輸出中準備正反器(flip flop)，從而可與時脈同步地輸出。該正反器之利用係如下所述般可進行切換，於將MLUT用作組合邏輯電路之情形時，可不經由正反器而進行輸出。
[2]設計階段之測試器除錯方法
圖4A係表示先前之半導體試驗裝置之試驗流程圖之圖。先前係於系統設計(S101)、電路設計(S102)、半導體晶圓製作(S103)、晶圓完成(S104)、完成品組裝(S105)、製品除錯(S106)、測試規格作成(S107)後，利用測試器進行裝置測試(S108)。
圖4B係表示本實施形態之半導體試驗裝置之試驗流程圖之圖。圖4B所示之試驗流程圖係於S201中與電路設計同時地作成測試規格，從而可於半導體試驗裝置100中以同時作業之形式對其進行試驗。藉此，可於半導體晶圓製作(S103)前完成測試(S202)。又，半導體試驗裝置100於製品除錯方面亦可與先前同樣地進行測試。
圖5係表示半導體試驗裝置之第2實施形態之功能方塊圖。如圖5所示，類比電路部200亦可連接於位於外部的先前之高價之測試器之接腳。300係進行來自本裝置之外部之PC(Personal Computer，個人電腦)之控制及資料傳輸之無線單元。
圖6係表示使用圖5之半導體試驗裝置之1個應用例之圖。圖6所示之測試器1000表示測試器本體。測試頭(test head)1010係指測試器之實際安裝被測定裝置之位置。測試板1020係指將測試器之信號連接於被測定裝置之基板。有時亦於該板上安裝電容器等所需之零件。接觸環(contact ring)1030係連接測試板與探針卡(probe card)之機構。探針卡1040係安裝直接與作為被測定裝置之晶圓1050接觸之探針之卡。亦可 於該部位安裝半導體試驗裝置100。當初係使用位於外部之先前之高價之測試器，靈活使用各自之優勢，但就其實用性而言，切換為僅藉由低廉之半導體試驗裝置100之測試。因此，使用者可於充分研究本方法之應用後使用。BOST(built-out self-test，內建自測)係與測試器之間必定存在之裝置，但由於半導體試驗裝置100可於無測試器之情況下進行裝置測試，故而此種使用於BOST中無法實施。
[3]作為可再構成之半導體裝置之類比電路部
一實施形態之可再構成之類比電路部包含配置成陣列狀之複數個電路單元，各電路單元包括類比數位轉換器、數位類比轉換器及運算放大器，由上述電路單元之類比數位轉換器、數位類比轉換器及運算放大器電路構成將成為再構成對象之類比電路分割為複數個功能方塊而成之功能方塊，且將該電路構成之複數個電路單元中之任一者互相以類比開關連接，藉此構成上述再構成對象之類比電路。再者，該類比電路部並非作為構成要素，而可用作單獨之可再構成之半導體裝置。
類比電路部200包含複數個電路單元，可實現與成為再構成對象之類比電路或成為DUT之IC之類比電路相同之功能。邏輯上以Verilog實現，但類比並無其描述，類比之功能描述成為課題。於虛擬測試器技術之課題方面，實現了虛擬測試之執行或程式描述之現實化，但包含類比之測試/板驗證技術因類比/模擬(電路模擬)較慢而成為課題。對於模擬之高速化，有對其進行電性驗證之仿真技術。
圖7係表示構成類比電路部之電路單元之一例之圖。類比電路部(半導體裝置)200包含呈陣列狀排列之複數個電路單元220，各者包括類比數位轉換器(DAC：Digital to Analog Converter)、未圖示之數位類比轉換器(ADC：Analog to Digital Converter)、電流源DAC(iDAC)、及決定類比量之運算放大器OP。
電路單元220進而包含若干個可構成邏輯之PLD(Programmable Logic Device，可程式邏輯裝置)，PLD亦可切換開關MUX(multiplexer，多工器)，而連接切換於各接腳。電路單元220包括CPU，且包含作為程式區域之SRAM(Static Random Access Memory，靜態隨機存取記憶體)，變更DAC、ADC、運算放大器OP之構成，從而變更類比量。該等具有可利用類比開關連接之功能，因此可藉由CPU等之控制而構成。又，電路單元亦可包含可搭載程式之快閃記憶體(flash memory)。再者，電路單元220之上述類比電路資源受到限制。於僅使用1個該電路單元220之情形時，資源受到限制而變為固定之電路構成。為了應對該問題，電路單元220於DAC、ADC、運算放大器OP中，在接腳與資源之間具有類比開關，以進行切換。類比開關之切換可根據例如CPU所執行之命令集，輸出類比開關之切換信號，而進行控制。
圖8係表示配置成陣列狀之電路單元之一例之圖。如圖8所示，類比電路部200包含呈陣列狀排列之複數個電路單元220。各電路單元220係以如下方式構成：為了具有再構成性，而限制不使其1個電路規模變為大規模，且複數個電路單元互相凱爾文(Kelvin)連接，藉此以複數個電路單元220整體實現大規模類比電路。
雖未圖示，但類比電路部200更包括記憶體。記憶體中儲存用以判斷類比電路之仿真驗證之結果合格與否之真值資料，或者，儲存成為再構成對象之類比電路之電路描述。又，該記憶體亦可為上述MPLD。各電路單元220係以如下方式動作：於起動時讀取上述電路描述，並利用上述類比開關切換電路間之連接，藉此根據上述電路描述而再構成上述各電路單元內之電路。該動作可藉由使CPU執行自電路單元220之快閃記憶體讀取之程式而進行動作。又，類比電路部200構成成為再構成對象之類比電路，而實現電性驗證成為該再構成對象之 類比電路之功能的仿真功能。
再者，MPLD20可作為進行來自Verilog或C語言之邏輯搭載之邏輯要素進行動作，故而可進行用以進行功能測試之邏輯搭載。另一方面，於電路單元220中，以作為類比功能描述之「SpectoureHDL」或「Verilog-A」進行動作記載。將其寫入至各電路單元220。作為該例，使用圖9A~圖9C進行說明。
[3.1]利用類比電路之RC電路之仿真
圖9A表示RC電路之例，圖9B係RC電路之類比功能描述之例，圖9C係為了將RC電路之功能描述分配給電路單元而逐次劃分為加算電路之功能方塊之例。圖9B中，類比功能描述係使用SpectoureHDL，但Verilog-A亦係以相同之描述內容進行。電阻係以所施加之電壓除以電阻所得之值表現。電容器係為了表現充電之模式而以積分描述。
圖9D係表示將RC電路搭載於類比電路部之例之圖。圖9D之上部所示者為半導體試驗裝置100之垂直剖面，下部所示者為表示向類比電路之搭載例之平面圖。圖9C所示之功能方塊可分配給電路單元。
如此，由電路單元之類比數位轉換器、數位類比轉換器及運算放大器電路構成分割而成之功能方塊，且將該電路構成之複數個電路單元互相凱爾文連接，藉此，實際上可藉由電路單元實現構成被試驗裝置之類比電路部之類比電路描述，故而並非可進行電路模擬，而可進行電性仿真，因此可使其驗證高速化。
再者，400係本申請人所開發之採用銅芯之劃時代之零件內置配線板「EOMIN(註冊商標)」。「EOMIN(註冊商標)」為功能模組用配線板，藉由對零件內置配線板之芯採用銅，從而除了實現小型化或高密度安裝之零件內置配線板之特長以外，亦實現高剛性、高可靠性、良好之散熱性、雜訊耐性之特性，有助於實現小型、薄型化或高性能化。
電路單元220由於將藉由大規模電路而實現之處分割為複數個單元，故而有精度降低之風險。類比電路部200藉由將複數個電路單元220互相凱爾文連接，而可提高精度，並且藉由利用「EOMIN(註冊商標)」而可獲得上述特性。
[3.2]藉由類比電路之GSM(註冊商標)規格之MSK(Minimum Shift Keying，最小相移鍵控)模式通信方式之仿真
圖10A表示GSM(註冊商標)規格之MSK模式通信方式之電路方塊之例，圖10B係GSM(註冊商標)規格之MSK模式通信方式之電路方塊之類比功能描述之例，圖10C係為了將MSK模式通信方式之功能描述分配給電路單元而劃分為功能方塊之例，圖10D係表示將MSK模式通信方式搭載於類比電路部之例之圖。圖10D之上部所示者為半導體試驗裝置100之垂直剖面，下部所示者為表示向類比電路之搭載例之平面圖。
如圖10B及圖10C所示，聲音輸入係利用積分電路進行輸入，對其值進行餘弦轉換及正弦轉換。其源信號(搬送波)係以使相位偏離90度所得之信號合成而生成I信號及Q信號，並將其相加而進行直行轉換。其成為MSK信號。若將該功能方塊搭載於電路單元220，則變為如圖10D所示。
[4]MPLD
藉由MPLD20之邏輯動作而實現之邏輯係藉由MLUT30中所記憶之真值表資料而實現。若干個MLUT30作為成為AND電路、加算器等之組合電路之邏輯要素進行動作。其他MLUT作為連接實現組合電路之MLUT30間之連接要素進行動作。用以實現邏輯要素及連接要素之真值表資料之覆寫係藉由利用上述記憶動作之再構成而進行。
A.邏輯要素
圖11係表示作為邏輯要素進行動作之MLUT之一例之圖。圖11所 示之MLUT係與圖10所示之MLUT或圖1、4或7所示之半導體記憶裝置相同之電路。於圖11中，為了使說明簡單，而省略位址切換電路10a及輸出資料切換電路10b之記載。圖11所示之MLUT30a、30b分別包含4條邏輯動作用位址線A0~A3、4條邏輯動作用資料線D0~D3、4×16=64個記憶元件40、及位址解碼器9。邏輯動作用資料線D0~D3將24個記憶元件40分別串聯地連接。位址解碼器9以如下方式構成：基於輸入至邏輯動作用位址線A0~A3之信號，選擇連接於24條字元線中之任一者之4個記憶元件。該等4個記憶元件分別連接於邏輯動作用資料線D0~D3，且將記憶元件中所記憶之資料輸出至邏輯動作用資料線D0~D3。例如，於對邏輯動作用位址線A0~A3輸入適當之信號之情形時，可以選擇4個記憶元件40a、40b、40c及40d之方式構成。此處，記憶元件40a連接於邏輯動作用資料線D0，記憶元件40b連接於邏輯動作用資料線D1，記憶元件40c連接於邏輯動作用資料線D2，記憶元件40d連接於邏輯動作用資料線D3。繼而，對邏輯動作用資料線D0~D3輸出記憶元件40a~40d中所記憶之信號。如此，MLUT30a、30b自邏輯動作用位址線A0~A3接收邏輯動作用位址，並藉由該邏輯動作用位址將位址解碼器9選擇之4個記憶元件40中所記憶之值作為邏輯動作用資料分別輸出至邏輯動作用資料線D0~D3。再者，MLUT30a之邏輯動作用位址線A2與鄰接之MLUT30b之邏輯動作用資料線D0連接，MLUT30a接收自MLUT30b輸出之邏輯動作用資料作為邏輯動作用位址。又，MLUT30a之邏輯動作用資料線D2與MLUT30b之邏輯動作用位址線A0連接，MLUT30a輸出之邏輯動作用資料作為邏輯動作用位址而由MLUT30b接收。例如，MLUT30a之邏輯動作用資料線D2基於輸入至MLUT30a之邏輯動作用位址線A0~A3之信號，將連接於邏輯動作用資料線D2之24個記憶元件中之任一個中所記憶之信號輸出至MLUT30b之邏輯動作用位址A0。同樣地，MLUT30b之邏輯動作用資料線D0基於 輸入至MLUT30b之邏輯動作用位址線A0~A3之信號，將連接於邏輯動作用資料線D0之24個記憶元件中之任一個中所記憶之信號輸出至MLUT30a之邏輯動作用位址A2。如此，MPLD彼此之連結使用1對位址線與資料線。
再者，於圖11中，MLUT30a、30b所包含之AD對為4個，但AD對之數量如下所述般並非特別限定於4。
圖12係表示作為邏輯電路進行動作之MLUT之一例之圖。於本例中，將邏輯動作用位址線A0及A1設為2輸入NOR電路701之輸入，將邏輯動作用位址線A2及A3設為2輸入NAND電路702之輸入。繼而，構成如下邏輯電路：將2輸入NOR電路之輸出與2輸入NAND電路702之輸出輸入至2輸入NAND電路703，且將2輸入NAND電路703之輸出輸出至邏輯動作用資料線D0。
圖13係表示圖12所示之邏輯電路之真值表之圖。由於圖12之邏輯電路為4輸入，故而將輸入A0~A3之所有輸入用作輸入。另一方面，由於輸出僅為1個，故而僅將輸出D0用作輸出。於真值表之輸出D1~D3之欄中記載「＊」。其表示可為「0」或「1」中之任一值。然而，實際上為了再構成而於將真值表資料寫入至MLUT時，必需於該等之欄中寫入「0」或「1」中之任一值。
B.連接要素
圖14係表示作為連接要素進行動作之MLUT之一例之圖。圖14中，作為連接要素之MLUT以如下方式進行動作：將邏輯動作用位址線A0之信號輸出至邏輯動作用資料線D1，將邏輯動作用位址線A1之信號輸出至邏輯動作用資料線D2，將邏輯動作用位址線A2之信號輸出至邏輯動作用資料線D3。作為連接要素之MLUT進而以將邏輯動作用位址線A3之信號輸出至邏輯動作用資料線D1之方式進行動作。
圖15係表示圖14所示之連接要素之真值表之圖。圖14所示之連接 要素為4輸入4輸出。因此，使用輸入A0~A3之所有輸入與輸出D0~D3之所有輸出。根據圖15所示之真值表，MLUT作為如下連接要素而進行動作，即，將輸入A0之信號輸出至輸出D1，將輸入A1之信號輸出至輸出D2，將輸入A2之信號輸出至輸出D3，將輸入A3之信號輸出至輸出D0。
圖16係表示藉由包含AD0、AD1、AD2及AD3之4個AD對之MLUT而實現之連接要素之一例之圖。AD0包含邏輯動作用位址線A0與邏輯動作用資料線D0。AD1包含邏輯動作用位址線A1與邏輯動作用資料線D1。AD2包含邏輯動作用位址線A2與邏輯動作用資料線D2。而且，AD3包含邏輯動作用位址線A3與邏輯動作用資料線D3。於圖16中，單點鏈線表示輸入至AD對0之邏輯動作用位址線A0之信號輸出至AD對1之邏輯動作用資料線D1之信號之流動。二點鏈線表示輸入至第2AD對1之邏輯動作用位址線A1之信號輸出至AD對2之邏輯動作用資料線D2之信號之流動。虛線表示輸入至AD對2之邏輯動作用位址線A2之信號輸出至AD對3之邏輯動作用資料線D3之信號之流動。實線表示輸入至AD對3之邏輯動作用位址線A3之信號輸出至AD對0之邏輯動作用資料線D0之信號之流動。
再者，於圖16中，MLUT30所包含之AD對為4個，但AD對之數量並不特別限定於4。
C.邏輯要素與連接要素之組合功能
圖17係表示1個MLUT作為邏輯要素及連接要素進行動作之一例之圖。於圖17所示之例中，構成如下邏輯電路：將邏輯動作用位址線A0及A1設為2輸入NOR電路121之輸入，將2輸入NOR電路121之輸出與邏輯動作用位址線A2設為2輸入NAND電路122之輸入，將2輸入NAND電路122之輸出輸出至邏輯動作用資料線D0。又，同時，構成將邏輯動作用位址線A3之信號輸出至邏輯動作用資料線D2之連接要素。
於圖18中表示圖17所示之邏輯要素及連接要素之真值表。圖17之邏輯動作係使用輸入A0~A3之3個輸入，使用1個輸出D0作為輸出。另一方面，圖18之連接要素構成將輸入A3之信號輸出至輸出D2之連接要素。
圖19係表示藉由包含AD0、AD1、AD2及AD3之4個AD對之MLUT而實現之邏輯動作及連接要素之一例之圖。與圖16所示之MLUT同樣地，AD0包含邏輯動作用位址線A0與邏輯動作用資料線D0。AD1包含邏輯動作用位址線A1與邏輯動作用資料線D1。AD2包含邏輯動作用位址線A2與邏輯動作用資料線D2。而且，AD3包含邏輯動作用位址線A3與邏輯動作用資料線D3。如上所述，MLUT30藉由1個MLUT30實現3輸入1輸出之邏輯動作與1輸入1輸出之連接要素之2個動作。具體而言，邏輯動作係使用AD對0之邏輯動作用位址線A0、AD對1之邏輯動作用位址線A1、AD對2之邏輯動作用位址線A2作為輸入。而且，使用AD對0之邏輯動作用資料線D0之位址線作為輸出。又，連接要素係如以虛線所示般將輸入至AD對3之邏輯動作用位址線A3之信號輸出至AD對2之邏輯動作用資料線D2。
以上所說明之實施形態僅作為典型例而列舉，該各實施形態之構成要素之組合、變形及變化對於本領域技術人員而言清楚明白，只要為本領域技術人員，則明白可於不脫離本發明之原理及申請專利範圍所記載之發明之範圍之前提下進行上述實施形態之各種變形。
9a‧‧‧位址解碼器
9b‧‧‧位址解碼器
10‧‧‧位址切換電路
11‧‧‧輸出資料切換電路
30‧‧‧MLUT
40a‧‧‧記憶胞單元
40b‧‧‧記憶胞單元
41‧‧‧F/F
LA‧‧‧位址線
LD‧‧‧資料線
RD‧‧‧讀出
WD‧‧‧寫入

Claims (14)

  1. 一種半導體裝置，其特徵在於：其係可再構成之半導體裝置；且包括配置成陣列狀之複數個電路單元；上述各電路單元包括類比數位轉換器、數位類比轉換器、及運算放大器；由上述電路單元之類比數位轉換器、數位類比轉換器及運算放大器對將成為再構成對象之類比電路分割為複數個功能方塊而成之功能方塊進行電路構成，且將該電路構成之複數個電路單元中之任一者互相以類比開關連接，藉此構成上述再構成對象之類比電路。
  2. 如請求項1之半導體裝置，其中上述複數個電路單元係經由配置於下部之配線板而互相連接。
  3. 如請求項1之半導體裝置，其更包括記憶體。
  4. 如請求項2之半導體裝置，其更包括記憶體。
  5. 如請求項3之半導體裝置，其中上述記憶體儲存成為上述再構成對象之類比電路之電路描述；且上述各電路單元以如下方式動作：於起動時讀取上述電路描述，並藉由上述類比開關而再構成上述各電路單元內之電路。
  6. 如請求項4之半導體裝置，其中上述記憶體儲存成為上述再構成對象之類比電路之電路描述；且上述各電路單元以如下方式動作：於起動時讀取上述電路描述，並藉由上述類比開關而再構成上述各電路單元內之電路。
  7. 如請求項1至6中任一項之半導體裝置，其構成成為上述再構成對象之類比電路，並電性驗證成為上述再構成對象之類比電路之 功能。
  8. 如請求項7之半導體裝置，其中上述記憶體儲存判定上述驗證結果合格與否之資料。
  9. 如請求項1至6中任一項之半導體裝置，其更包括邏輯部；上述邏輯部包含構成陣列並且互相連接之複數個記憶胞單元，上述記憶胞單元係若寫入以將由複數個位址指定之輸入值之邏輯運算輸出至資料線之方式構成的真值表資料，則作為邏輯要素進行動作，及/或若寫入以將由某個位址指定之輸入值輸出至連接於其他記憶胞單元之位址之資料線之方式構成的真值表資料，則作為連接要素進行動作；於各記憶胞單元之每一個中包含位址解碼器，該位址解碼器將自N條(N為2以上之整數)位址線輸入之位址解碼並對字元線輸出字元選擇信號；上述記憶胞單元包含複數個記憶元件，其等連接於上述字元線與資料線，分別記憶構成真值表之資料，且根據自上述字元線輸入之上述字元選擇信號，對上述資料線輸入輸出上述資料；且上述記憶胞單元之N條位址線分別連接於上述記憶胞單元之其他N個記憶胞單元之資料線。
  10. 如請求項9之半導體裝置，其中上述邏輯部於上述記憶胞單元中儲存被試驗裝置之輸出之期望值；可構成與上述被試驗裝置相同之邏輯電路，並且藉由作為上述邏輯要素進行動作，而判斷上述期望值與上述被試驗裝置之輸出是否一致。
  11. 如請求項7之半導體裝置，其中上述各邏輯部包括第1及第2記憶胞單元對； 上述第1及第2記憶胞單元之各者係若寫入以將由複數個位址指定之輸入值之邏輯運算輸出至資料線之方式構成的真值表資料，則作為邏輯要素進行動作，及/或若寫入以將由某個位址指定之輸入值輸出至連接於其他記憶胞單元之位址之資料線之方式構成的真值表資料，則作為連接要素進行動作；於上述第1記憶胞單元之後段具有與時脈同步之順序電路；且上述邏輯部進而於每個上述第1及第2記憶胞單元對包含選擇部，該選擇部按照動作切換信號選擇性地對第1或第2記憶胞單元輸出位址。
  12. 如請求項9之半導體裝置，其中上述各邏輯部包括第1及第2記憶胞單元對；上述第1及第2記憶胞單元之各者係若寫入以將由複數個位址指定之輸入值之邏輯運算輸出至資料線之方式構成的真值表資料，則作為邏輯要素進行動作，及/或若寫入以將由某個位址指定之輸入值輸出至連接於其他記憶胞單元之位址之資料線之方式構成的真值表資料，則作為連接要素進行動作；於上述第1記憶胞單元之後段具有與時脈同步之順序電路；且上述邏輯部進而於每個上述第1及第2記憶胞單元對包含選擇部，該選擇部按照動作切換信號選擇性地對第1或第2記憶胞單元輸出位址。
  13. 如請求項11之半導體裝置，其更包括具有與上述被試驗裝置對應之電路之類比電路部；上述第2記憶胞單元按照規定上述被試驗裝置之邏輯電路之真值表資料，可再構成與上述被試驗裝置相同之邏輯電路，並且判斷上述第1記憶胞單元組件中所記憶之上述被試驗裝置輸出之期望值與上述被試驗裝置之輸出是否一致。
  14. 如請求項12之半導體裝置，其更包括具有與上述被試驗裝置對應之電路之類比電路部；上述第2記憶胞單元按照規定上述被試驗裝置之邏輯電路之真值表資料，可再構成與上述被試驗裝置相同之邏輯電路，並且判斷上述第1記憶胞單元組件中所記憶之上述被試驗裝置輸出之期望值與上述被試驗裝置之輸出是否一致。
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