TWI647705B - 可再構成之半導體裝置及其控制方法、用以控制可再構成之半導體裝置之程式、記憶媒體 - Google Patents

可再構成之半導體裝置及其控制方法、用以控制可再構成之半導體裝置之程式、記憶媒體 Download PDF

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吉田英明
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勝満德
Hiroyuki Kozutsumi
小堤博之
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Taiyo Yuden Co., Ltd.
太陽誘電股份有限公司
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Abstract

本發明係一種可再構成之半導體裝置，其具備：複數個邏輯部，其等藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；且上述各邏輯部具備：複數條位址線；複數條資料線；記憶胞單元；及位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述記憶胞單元；上述複數個邏輯部與上述類比部安裝於同一晶片封裝內。

Description

可再構成之半導體裝置及其控制方法、用以控制可再構成之半導體裝置之程式、記憶媒體
本發明係關於一種可再構成之半導體裝置。
近年來，藉由基於半導體製造製程之微細化所實現之高積體化，於一個LSI(Large Scale Integration，大型積體電路)上集成系統之大部分而成之SoC(System-on-a-Chip，晶片上系統)逐漸變得普遍。若將SoC與將複數個單功能LSI安裝於基板之情形進行比較，則其產生較多優點，如印刷基板上之佔有面積之削減、高速化、低耗電、成本降低等。
例如，提出有具備硬體巨集區塊、電力控制部、及多閾值CMOS(complementary metal oxide semiconductor，互補金氧半導體)邏輯電路之片上系統(專利文獻1)。該片上系統可藉由對硬體巨集區塊使之電力關閉，而減少片上系統之整體之漏電流。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2013-219699號公報
近年來，FPGA(Field-Programmable Gate Array，場可程式化閘陣列)等可再構成之裝置之微細化不斷進展。由於類比電路較半導體裝置需要較高之動作電壓及電流，難以進行微細化，故而尤其於微細化 進展之FPGA等中，無法將類比電路搭載於相同之晶片，必須於外部準備類比電路。另一方面，於如SoC等，將包含半導體裝置及類比電路之系統進行單晶片化之情形時，當需要類比電路等之修正時，每次均需要電路設計。
解決上述問題之形態係如以下項目組所示般，能夠利用單晶片形成可再構成之裝置、及類比電路，利用可再構成之裝置進行對類比電路之控制。
[項目1]
一種可再構成之半導體裝置，其具備：複數個邏輯部，其等藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；且上述各邏輯部具備：複數條位址線；複數條資料線；記憶胞單元；及位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述記憶胞單元；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內。
[項目2]
如項目1之可再構成之半導體裝置，其進而具備處理器，上述複數個邏輯部、上述類比部、及上述處理器經由匯流排相互連接，上述複數個邏輯部藉由將構成資料寫入至上述記憶胞單元而再構成邏輯電路，根據上述構成資料來執行上述處理器之功能之一部分。
[項目3]
如項目1或2之可再構成之半導體裝置，其中上述處理器保持上述構成資料，並且將上述所保持之構成資料輸出至上述複數個邏輯部，而再構成上述複數個邏輯部。
[項目4]
如項目1至3中任一項之可再構成之半導體裝置，其中上述記憶胞單元作為由真值表資料所構成之配線元件及/或邏輯元件，進行上述類比部之控制或設定。
[項目5]
如項目1至4中任一項之可再構成之半導體裝置，其中上述類比部具有數位輸入輸出、位準移位器電路、及放大器，上述類比線與位準移位器電路之輸出連接，上述資料線與上述放大器輸入連接。
[項目6]
如項目1至5中任一項之可再構成之半導體裝置，其中上述記憶胞單元作為多重查找表而動作。
[項目7]
如項目2至6中任一項之可再構成之半導體裝置，其中上述類比部具有第1數位輸入、第2數位輸入、第1放大器、及第2放大器，上述真值表資料將任一上述數位輸入、與任一上述放大器連接。
[項目8]
如項目1至7中任一項之可再構成之半導體裝置，其中上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1及第2記憶胞單元，其等與時脈信號同步地動作；第1位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第1記憶胞單元； 第2位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第2記憶胞單元；及位址轉換檢測部，其若檢測自上述複數條位址線輸入之位址信號之轉換，則產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1記憶胞單元與上述內部時脈信號同步地動作，上述第2記憶胞單元與上述系統時脈信號同步地動作。
[項目9]
如項目1至8中任一項之可再構成之半導體裝置，其係構成為：連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線相互連接，並輸出邏輯和，以及，於未使用任一個記憶胞單元之情形時，對該未使用之記憶胞單元全部寫入0。
[項目10]
如項目8或9之可再構成之半導體裝置，其進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號予以解碼，且將解碼信號輸出至上述第3記憶胞單元；及第4位址解碼器，其將位址信號予以解碼，且將解碼信號輸出至上述第4記憶胞單元；且構成為：上述第3記憶胞單元與上述內部時脈信號同步地動作，上述第4記憶胞單元與上述系統時脈信號同步地動作，且，上述第1及第2位址解碼器將自上述複數條位址線之一部分輸入之位址予以解碼，上述第3及第4位址解碼器將自上述複數條位址線之另一部分輸入之位址予以解碼。
[項目11]
如項目10之可再構成之半導體裝置，其儲存以不產生跨及上述第1及第3記憶胞單元之邏輯運算作為禁止邏輯之方式而構成之真值表資料。
[項目12]
一種可再構成之半導體裝置之控制方法，上述半導體裝置具備：複數個邏輯部，其藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；上述各邏輯部具備：複數條位址線；複數條資料線；記憶胞單元；及位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述記憶胞單元；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內，上述類比部具有第1數位輸入、第2數位輸入、第1放大器、及第2放大器，上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；及第1記憶胞單元，其具有複數個記憶胞，且與時脈信號同步地動作；上述第1位址解碼器將上述位址信號予以解碼，且將解碼信號輸出至上述第1記憶胞單元，保持於上述第1記憶胞單元之真值表資料將任一上述數位輸入、與任一上述放大器連接。
[項目13]
如項目12之可再構成之半導體裝置之控制方法，其中上述邏輯部具備：第2位址解碼器；第2記憶胞單元，其具有複數個記憶胞，且與時脈信號同步地動作；及位址轉換檢測部，其若檢測自上述複數條位址線輸入之位址信號之轉換，則產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；上述第2位址解碼器將上述位址信號予以解碼，並將解碼信號輸出至上述第2記憶胞單元，上述第1記憶胞單元與上述內部時脈信號同步地動作，上述第2記憶胞單元與上述系統時脈信號同步地動作。
[項目14]
如項目13之可再構成之半導體裝置之控制方法，其中該可再構成之半導體裝置進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第3記憶胞單元；及第4位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第4記憶胞單元；且上述第3記憶胞單元與上述內部時脈信號同步地動作，上述第4記憶胞單元與上述系統時脈信號同步地動作，且，上述第1及第2位址解碼器將自上述複數條位址線之一部分輸入之位址予以解碼，上述第3及第4位址解碼器將自上述複數條位址線之另一部分輸 入之位址予以解碼。
[項目15]
如項目12至14中任一項之可再構成之半導體裝置，其中上述記憶胞單元儲存構成配線元件及/或邏輯元件之真值表資料，作為多重查找表而動作。
[項目16]
一種程式，其係用以控制可再構成之半導體裝置者，其特徵在於：上述半導體裝置具備：複數個邏輯部，其藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；上述各邏輯部具備：複數條位址線；複數條資料線；記憶胞單元；及位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述記憶胞單元；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內，上述類比部具有第1數位輸入、第2數位輸入、第1放大器、及第2放大器，上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；及第1記憶胞單元，其具有複數個記憶胞，且與時脈信號同步地動作；且該程式係執行如下處理：使保持於上述第1記憶胞單元之真值表資料將任一上述數位輸入、與任一上述放大器連接。
一種記憶媒體，其儲存如項目16之程式。
本發明之一實施形態係使用同步記憶體，可進行同步/非同步切換，且實現可再構成之半導體裝置。
1‧‧‧MRLD晶片
2‧‧‧樹脂
3‧‧‧中介層基板
4‧‧‧外部端子
5‧‧‧印刷配線基板
10‧‧‧類比部
11‧‧‧位址選擇器
11A‧‧‧位址解碼器
11B‧‧‧位址解碼器
11C‧‧‧位址解碼器
11D‧‧‧位址解碼器
12‧‧‧輸入輸出緩衝器
12A‧‧‧I/O(輸入輸出)緩衝器
12B‧‧‧I/O(輸入輸出)緩衝器
13‧‧‧資料選擇器
14‧‧‧行解碼器
15A‧‧‧位址選擇器
15B‧‧‧位址選擇器
20‧‧‧MRLD
22‧‧‧構成單元
30‧‧‧MLUT
31‧‧‧記憶胞單元
31A‧‧‧記憶胞單元
31B‧‧‧記憶胞單元
31C‧‧‧記憶胞單元
31D‧‧‧記憶胞單元
32A‧‧‧選擇電路
32B‧‧‧選擇電路
32C‧‧‧選擇電路
32D‧‧‧選擇電路
33‧‧‧資料選擇電路
35‧‧‧位址轉換檢測部
40‧‧‧記憶元件
50‧‧‧處理器
51‧‧‧內部匯流排
52‧‧‧處理器核心
53‧‧‧ROM
54‧‧‧RAM
56‧‧‧PWM
57‧‧‧時脈電路
58‧‧‧計時器電路
60‧‧‧MLUT陣列
70‧‧‧匯流排
72‧‧‧匯流排控制器
101‧‧‧AD轉換部
102‧‧‧單位轉換電路
110‧‧‧反或電路
110A‧‧‧反或(NOR)電路
110B‧‧‧反或(NOR)電路
111A‧‧‧距離感測器
111B‧‧‧距離感測器
112A‧‧‧分壓電路
112B‧‧‧分壓電路
113A‧‧‧馬達驅動器
113B‧‧‧馬達驅動器
114‧‧‧LED
115‧‧‧馬達之轉數設定電路
116‧‧‧馬達之旋轉控制開關
120‧‧‧或電路
130‧‧‧互斥或電路
140‧‧‧延遲電路
140A‧‧‧延遲電路
140B‧‧‧延遲電路
140C‧‧‧延遲電路
150‧‧‧正反器
160‧‧‧反相器
160A‧‧‧反相器
160B‧‧‧反相器
170‧‧‧D鎖存器
171‧‧‧2輸入NOR電路
172‧‧‧2輸入NAND電路
210‧‧‧資訊處理裝置
211‧‧‧處理器
212‧‧‧輸入部
213‧‧‧輸出部
214‧‧‧記憶部
215‧‧‧驅動裝置
217‧‧‧記憶媒體
701‧‧‧NOR電路
702‧‧‧NAND電路
703‧‧‧NAND電路
A0‧‧‧邏輯用位址輸入LA線
A1‧‧‧邏輯用位址輸入LA線
A2‧‧‧邏輯用位址輸入LA線
A3‧‧‧邏輯用位址輸入LA線
A8~A15‧‧‧位址
AD‧‧‧位址
AD1‧‧‧位址
AD2‧‧‧位址
AD3‧‧‧位址
A0L~A7L‧‧‧位址
A0R~A7R‧‧‧位址
Amp‧‧‧放大器
Comp‧‧‧比較器
D0‧‧‧邏輯動作用資料線
D1‧‧‧邏輯動作用資料線
D2‧‧‧邏輯動作用資料線
D3‧‧‧邏輯動作用資料線
LA‧‧‧邏輯用位址
LD‧‧‧邏輯用資料
LS‧‧‧位準移位器
PGA‧‧‧可程式增益放大器
RD‧‧‧資料
S1‧‧‧信號
S2‧‧‧信號
S3‧‧‧信號
S4‧‧‧信號
S5‧‧‧信號
S6‧‧‧信號
S7‧‧‧信號
S8‧‧‧信號
S9‧‧‧信號
S10‧‧‧信號
S11‧‧‧信號
T1‧‧‧時間
T2‧‧‧時間
WD‧‧‧寫入用資料
圖1A係表示本實施形態之MRLD(Memory based Reconfigurable Logic Device，基於記憶體之可重組邏輯元件)晶片之一例之平面配置圖。
圖1B係表示本實施形態之MRLD晶片之一例之剖視圖。
圖2A係表示本實施形態之具類比電路之MRLD晶片之詳細例的平面配置圖之第1例。
圖2B係表示圖2A所示之MRLD晶片之動作例之圖。
圖2C係表示本實施形態之具類比電路之MRLD晶片之詳細例的平面配置圖之第2例。
圖2D係搭載於MRLD晶片之處理器之一例。
圖2E係類比電路之AD(Analog to Digital，類比-數位)轉換器之一例。
圖3係表示本實施形態之半導體裝置之整體構成之第1例之圖。
圖4係概略性地表示將包含2個記憶胞單元之MLUT(Multi Look up Table，多重查找表)橫向堆積而構成之MLUT之圖。
圖5係表示使用了大容量記憶體之MLUT之一例之圖。
圖6係表示圖5所示之MLUT之電路例之圖。
圖7係對使用了圖5所示之MLUT之MRLD進行說明之圖。
圖8係表示可進行同步/非同步切換之MLUT之電路例之圖。
圖9係本實施形態之位址轉換檢測部之電路圖。
圖10係圖9所示之位址轉換檢測之信號之時序圖。
圖11係表示MLUT之一例之圖。
圖12係表示作為邏輯電路而動作之MLUT之一例之圖。
圖13係表示圖12所示之邏輯電路之真值表之圖。
圖14係表示作為連接元件而動作之MLUT之一例之圖。
圖15係表示圖14所示之連接元件之真值表之圖。
圖16係表示藉由具有4個AD對之MLUT而實現之連接元件之一例之圖。
圖17係表示1個MLUT作為邏輯元件及連接元件而動作之一例之圖。
圖18表示圖17所示之邏輯元件及連接元件之真值表。
圖19係表示藉由具有AD對之MLUT而實現之邏輯動作及連接元件之一例之圖。
圖20係表示外部系統與MRLD之連接一例之概念圖。
圖21係表示資訊處理裝置之硬體構成之一例。
以下，參照圖式，基於以下構成，對可再構成之半導體裝置進行說明。依序對1.MRLD晶片、2.MRLD、3.MLUT、4.同步/非同步MLUT、5.MLUT之邏輯動作、及6.真值表資料之產生方法進行說明。
1.MRLD晶片
將可再構成之邏輯裝置稱為MRLD(Memory based Reconfigurable Logic Device)(註冊商標)。MRLD與藉由記憶胞單元實現電路構成之「MPLD(Memory-based Programmable Logic Device，基於記憶體之可程式邏輯元件)」(註冊商標)同樣，於各MLUT間不介置配線元件而直接連接之方面共通，但於有效地活用以記憶體IP(Intellectual Property，智慧財產權)之形式所供給之同步SRAM(Static Random Access Memory，靜態隨機存取記憶體)之功能之方面被加以區別。
圖1A係表示本實施形態之MRLD晶片之一例之平面配置圖。圖1A所示之具類比電路之MRLD晶片1(以下，稱為「MRLD晶片」)具備：複數個邏輯部20，其等藉由位址線或資料線相互連接；及類比部10，其具有複數個輸入輸出部與輸出放大器；上述各邏輯部20具備：複數條位址線；複數條資料線；記憶胞單元；及位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述記憶胞單元；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內。再者，邏輯部20為MRLD20。
圖1B係表示本實施形態之MRLD晶片之一例之剖視圖。MRLD20與類比部10被樹脂2覆蓋，且載置於中介層基板3上。MRLD20與類比部10經由中介層基板3上之基板電極或金線而電性連接。中介層基板3進而介隔外部端子4載置於印刷配線基板5上。
半導體裝置之各種功能經過複雜之步驟而實現納入矽晶片上之積體電路。由於該矽晶片非常纖細，故而因微量之污物或水分等之影響便不再動作。又，亦存在光成為誤動作之原因之情形。為了防止該種困擾，利用封裝保護矽晶片。
雖然半導體製造製程處於微細化之方向，但本實施形態之具類比電路之MRLD晶片1之製造係藉由亦可製造類比電路之半導體製造製程而進行。因此，犧牲微細化之效果而進行單晶片化，則除了具有上述晶片化效果外，並且減輕了類比電路之設計負荷。
再次返回圖1A，於類比部10具有位準移位器(LS)、比較器(Comp)、放大器(Amp)。位準移位器係藉由未圖示之2個電源電壓而被控制，若向輸入電壓施加各個電源電壓，則可升壓或降壓。比較器係將2個電壓之大小進行比較且根據其比較之結果輸出不同之值之元件。比較器具備2個輸入端子，若對各輸入端子施加類比電壓，則根據所輸入之電壓之何者較大而切換輸出之值。亦可將位準移位器設置 於比較器之出口，或將位準移位器設置於放大器之入口等，於類比部10內組合複數個電路。
MRLD晶片1進而具有構成單元22。構成單元22具有將MRLD20之構成資料讀出、或寫入之功能。
圖2A係表示本實施形態之具類比電路之MRLD晶片之詳細例之平面配置圖。以下所示之表1表示圖2A所示之MRLD晶片1之信號名、及端子功能。圖2A所示之MRLD20搭載12×12個MLUT(於下文敍述)。MRLD晶片1之類比部10搭載複數個位準移位器(LS)、比較器(Comp)、可程式增益放大器(PGA)等類比電路。具有類比電源5V、邏輯電源1.8V、GND：0V、接腳數144pin。
MLUT具有同步用、非同步用2個16word×8bit之記憶胞單元。構成單元22自外部端子之匯流排輸入構成資料，向MLUT個別地寫入構成資料。
於MRLD晶片1之外部設置有距離感測器111、比較器VREF(voltage reference，參考電壓)用分壓電路112、馬達驅動器113。MRLD晶片1藉由類比部10接收自外部機器(距離感測器111及比較器VREF用分壓電路112)之輸入，利用位準移位器調整信號電壓後，MRLD20接收輸入作為位址信號。又，MRLD晶片1藉由PGA將MRLD20之資料輸出信號放大，並輸出至馬達驅動器113。
圖2B係表示圖2A所示之MRLD晶片之動作例之圖。於外部配置 有距離感測器111。以下，使用動作例對MRLD晶片1之功能進行說明。
於圖2B中，除圖2A所示之例以外，於MRLD晶片1之外部，亦具有狀態顯示LED114、馬達之轉數設定電路115、馬達之旋轉控制開關116。
距離感測器之控制(以虛線之信號線表示)
MRLD可使用內置之比較器，監測距離感測器之輸出。
進而，自位於MRLD晶片1之外部之比較器VREF用分壓電路112向比較器之VREF輸入各個電壓。距離感測器111之輸出連接於全部比較器之輸入。距離感測器111輸出電壓。將該電壓與各VREF比較且比較器輸出H或L。通過5V->1.8V之位準移位器將該信號輸入至MRLD20。MRLD20將該信號輸出至MPIO_x(x為所使用之端子)，並點亮LED114。
馬達驅動器之控制(以虛線之信號線表示)
輸入至MRLD20之比較器之輸出於MRLD20內產生其OR(或)邏輯，對馬達驅動器113進行ON(開)/OFF(關)控制。馬達驅動器113係根據VREF之值進行PWM(Pulse Width Modulation，脈衝寬度調變)控制。藉由內置於MRLD晶片1之PGA，設定對馬達驅動器之VREF。自MPIO_x輸入3bit之信號，自MRLD20通過1.8V->5V位準移位器進行PGA之增益設定。增益設定可設定為1倍、2倍、5倍、10倍。
PGA之輸入(PGAIN)係預先輸入固定電壓，藉由將其進行增益設定而使PGAOUT之電壓可變，藉此，改變馬達速度。馬達之旋轉ON/OFF、正轉/反轉之控制亦自MPIO_x輸入，於比較器輸出及MRLD內取邏輯，通過1.8V->5V位準移位器輸入至馬達驅動器之控制端子(FIN/RIN)。
藉此，例如可使用距離感測器111之輸入，控制馬達驅動器113之 輸出。此外，如圖2B之虛線所例示般，藉由再構成MRLD20，可切換為距離感測器111A至馬達驅動器113A、距離感測器111A至馬達驅動器113B、距離感測器111B至馬達驅動器113A、距離感測器111B至馬達驅動器113B之任一者之動作控制。進而，亦可進行距離感測器111A至馬達驅動器113A、及距離感測器111B至馬達驅動器113B、及距離感測器111A至馬達驅動器113B、及距離感測器111B至馬達驅動器113A之同時動作等。
如此，僅藉由變更MRLD20之構成資料，便可提供類比部10之再構成功能。
圖2C係表示本實施形態之具類比電路之MRLD晶片之詳細例的平面配置圖之第2例。圖2C所示之MRLD晶片1除類比部10及MRLD20以外，亦具備處理器50。MRLD20、類比部10、及處理器50經由匯流排70相互連接。
匯流排控制器72於將MRLD20之真值資料經由匯流排70寫入時，控制匯流排70之資料，且將外部與MRLD20連接，並且控制各個區塊(MRLD20、類比部10、及處理器50)之信號(資料)。
例如，為類比部10及MRLD20間之信號、類比部10及處理器50間之信號、處理器50及MRLD20間之信號。此時，匯流排控制器72以信號彼此不碰撞之方式控制信號之傳送。
利用匯流排控制器72，使類比部10、MRLD20、處理器50間之配線共用，藉此可實現配線面積之最小化。
類比部10除圖2A及圖2B以外，亦具有類比數位轉換電路AD。
圖2D係搭載於MRLD晶片之處理器之一例。處理器50具有依照運算命令執行運算處理之處理器核心52、ROM(Read Only Memory，唯讀記憶體)53、RAM(Random Access Memory，隨機存取記憶體)54、PWM(Pulse Width Modulation)電路56、時脈電路57、計時器電路58， 其等係經由內部匯流排51而連接。
處理器50亦可自MRLD晶片1之外部讀入資料或程式，又，亦可讀入保持於MRLD20內之資料或程式。所讀入之資料記憶於RAM54。
處理器50將MLUT30之真值資料(構成資料)作為上述資料而保持，且輸出至MRLD20，從而再構成MRLD20。
MRLD20係藉由自處理器50發送之真值資料而再構成，藉此執行處理器50之功能之一部分。
MRLD晶片1內之MRLD20可構成處理器50之功能(例如，處理器核心之運算功能、RAM、PWM、時脈、計時器)。相較於處理器50，MRLD20於並列處理方面優異，故而藉由利用MRLD20構成處理器50所不具有之並列處理功能，而可提高MRLD晶片1之再構成性。
可使處理器50進行對MRLD晶片1之系統管理，使其控制MRLD20之邏輯功能及類比功能。
圖2E係類比部所含之類比數位轉換電路AD之一例。圖2E所示之類比數位轉換電路將自外部輸入之類比信號轉換為12位元之數位信號。類比數位轉換電路具備4個單位轉換電路102，單位轉換電路102之各者具備ADC(Analog to Digital Converter，類比數位轉換器)、DAC(Digltal To Analog Converter，數位類比轉換器)、及AMP。利用1個單位轉換電路102進行數位化後，處於後段之單位轉換電路將在數位轉換中所輸入之類比信號轉換為數位，藉此實現12位元之AD轉換。藉由1個單位轉換電路逐一處理，而利用管線進行信號處理。
再者，除圖2E所示之AD轉換電路以外，亦可為逐次比較型(解析度較高，速度亦較快)、△-Σ型(解析度可達到最高，但轉換速度較慢)、快閃型(高速性最佳，但難以發揮解析度且電路構成較大)等。
2.MRLD
圖3係表示本實施形態之半導體裝置之整體構成之一例之圖。圖 3所示之20係MRLD之一例。MRLD20具有複數個利用同步SRAM之MLUT30、配置為陣列狀之MLUT陣列60、特定出成為MLUT30之記憶體讀出動作、寫入動作對象之記憶胞之列解碼器12、及行解碼器14。
MLUT30包含同步SRAM。於記憶體之記憶元件中分別記憶被視為真值表之資料，藉此，MLUT30進行作為邏輯元件、或連接元件、或邏輯元件及連接元件而動作之邏輯動作。
於MRLD20之邏輯動作中，使用以實線所示之邏輯用位址LA、及邏輯用資料LD之信號。邏輯用位址LA作為邏輯電路之輸入信號而使用。並且，邏輯用資料LD作為邏輯電路之輸出信號而使用。MLUT30之邏輯用位址LA與鄰接之MLUT之邏輯動作用資料LD之資料線連接。
藉由MRLD20之邏輯動作所實現之邏輯係藉由記憶於MLUT30之真值表資料而實現。若干MLUT30以作為AND(及)電路、加算器等之組合電路之邏輯元件動作。其他MLUT以連接實現組合電路之MLUT30間之連接元件動作。MLUT30用以實現邏輯元件、及連接元件之真值表資料之覆寫係藉由對記憶體之寫入動作而進行。
MRLD20之寫入動作係根據寫入用位址AD、及寫入用資料WD而進行，讀出動作係根據寫入用位址AD、及讀出用資料RD而進行。
寫入用位址AD係特定出MLUT30內之記憶胞之位址。寫入用位址AD藉由m條信號線，特定出2的m次方之數值即n個記憶胞。列解碼器12經由m條信號線接收MLUT位址，並且將MLUT位址予以解碼，選擇並特定出成為記憶體動作之對象之MLUT30。記憶體動作用位址係於記憶體之讀出動作、寫入動作該兩者之情形時使用，且經由m條信號線而藉由列解碼器12、行解碼器14予以解碼，選擇成為對象之記憶胞。再者，於本實施形態中，如下所述，邏輯用位址LA之解碼係 藉由MLUT內之解碼器進行。
列解碼器12依照讀出賦能信號re、寫入賦能信號we等控制信號，將寫入用位址AD之m位元中之x位元予以解碼，並對MLUT30輸出解碼位址n。解碼位址n係作為特定出MLUT30內之記憶胞之位址而使用。
行解碼器14將寫入用位址AD之m位元中之y位元予以解碼，具有與列解碼器12同樣之功能，對MLUT30輸出解碼位址n，並且輸出寫入用資料WD，並輸入讀出用資料RD。
再者，於MLUT之陣列為s列t行之情形時，將n×t位元之資料自MLUT陣列60輸入至列解碼器12。此處，為了選擇各列各自之MLUT，列解碼器輸出o列量之re、we。亦即，o列相當於MLUT之s列。此處，藉由將o位元中之僅1位元設為主動，而選擇特定之記憶胞之字元線。並且，為了使t個MLUT輸出n位元之資料，自MLUT陣列60選擇n×t位元之資料，於選擇其中之1行時使用行解碼器14。
3.MLUT
圖4係概略性地表示將包含2記憶胞單元之MLUT橫向堆積而構成之MLUT之圖。圖4所示之MLUT30自左方向有圖5所示之位址A0L~A7L之輸入，以及，自右方向有圖5所示之位址A0R~A7R之輸入，又，向左方向有圖5所示之資料D0L~D7L之輸出，向右方向有圖5所示之資料D0R~D7R之輸出。n值=8之MLUT於先前方式中成為1M位元，CLB(Configurable Logic Block，可配置邏輯塊)相當為4M位元而大規模化。相對於此，本案中如下所述，包含8K(256字元×16位元×MLUT2個)位元。
圖6係表示使用大容量記憶體之MLUT之一例之圖。
圖6係表示圖5所示之MLUT之電路例之圖。圖6所示之MLUT30具有記憶胞單元31A、31B。記憶胞單元例如為SRAM。如圖6所示，記 憶胞單元31A具有由來自一邊之第1複數條位址線所特定且對第1複數條位址線之2倍數量之第1複數條資料線進行輸出之複數個記憶胞，記憶胞單元31B具有由來自另一邊之第2複數條位址線所特定且對第2複數條位址線之2倍數量之第2複數條資料線進行輸出之複數個記憶胞，MLUT30將第1複數條資料線及第2複數條資料線之一部分輸出至一邊，並且將第1複數條資料線及第2複數條資料線之另一部分輸出至另一邊。
各記憶胞單元朝每一方向將真值表資料記憶於記憶胞。因此，於記憶胞單元31A及31B之各者，記憶自右向左方向用之真值表資料、及自左向右方向用之真值表資料。即，MLUT記憶分別規定特定之資料輸出方向之2個真值表資料。
使各記憶胞單元之資料數較位址數增加，並且將自各記憶胞單元進行資料輸出之方向設為雙向，藉此，可減少需要之記憶胞之數量，且可進行向雙向之資料輸出。
圖7表示較圖6所示之MLUT更詳細之電路例。圖7所示之MLUT30具有記憶胞單元31A、31B、位址解碼器11A、11B、位址選擇器15A、15B、I/O(input/output，輸入/輸出)緩衝器12A、12B、及資料選擇器13A、13B。記憶胞單元31A、31B分別具有位址解碼器、位址選擇器、及I/O緩衝器、及資料選擇器。向記憶胞單元31A、31B之輸入位址分別成為位址A0L~A7L、A8~A15、及位址A0R~A7R、A8~A15。因此，記憶胞單元31A、31B成為2的16次方(65,536)字元×8位元之512K之大容量。
於圖7中，記憶胞單元31A、31B分別具有位址A0L~A7L、A8~A15、及位址A0R~A7R、A8~A15之輸入。
再者，圖6係概略圖，未表示作為記憶胞單元之周邊電路之解碼器等，關於解碼器係於各記憶胞單元之每一個準備圖7中所說明之解 碼器11A、11B，且該等解碼器11A、11B配置於位址選擇器15A、15B與記憶胞單元31A、31B之間。因此，解碼器亦可將自位址選擇器15A、15B輸出之全部位址予以解碼。
位址選擇器15A、15B係用以切換邏輯動作用之位址線或寫入用之位址之選擇電路。於記憶胞為單埠之情形時，需要該等位址選擇器15A、15B。於將記憶胞設為雙埠之情形時，不需要該等位址選擇器15A、15B。資料選擇器13A、13B係切換輸出資料、或寫入資料WD之選擇電路。
即便MRLD不經由關於專用之小型SRAM之半導體設計試製、製造，亦可利用先前之大容量之記憶體元件。於利用晶片構成MRLD時，使用記憶體IP(Intellectual Property)，但於先前之MLUT所謀求之微小記憶體容量中，位址解碼器或感測放大器之面積變大而使記憶體本身之構成比率變為50%以下。該情形亦成為MRLD之負擔，導致效率較差。若成為大容量記憶體，則位址解碼器或感測放大器之比率降低，記憶體使用效率提高。因此，大容量記憶體之本案於MRLD晶片之情形時有效。
4.同步/非同步MLUT
本實施形態之MLUT具備同步動作用之記憶胞單元、與非同步動作用之記憶胞單元。同步動作用之記憶胞單元反或同步動作用之記憶胞單元構成對，而作為邏輯元件及/或連接元件動作之記憶胞單元為任一個。由於將兩者之資料進行線或(wired OR)連接、或藉由OR(或)電路進行連接，故而於不動作之記憶胞單元儲存全部「0」之資料。
圖8係表示可進行同步/非同步切換之MLUT之電路例之圖。圖8所示之MLUT30具有記憶胞單元31A~31D、位址解碼器11A~11D、I/O(輸入輸出)緩衝器13A~13D、選擇電路32A~32D、資料選擇電路33、及位址轉換檢測部35。位址轉換檢測部35包含ATD(Address Transition Detector，位址轉換檢測器)電路，將時脈及所發送之邏輯位址與上次發送之邏輯位址進行比較，從而檢測位址轉換。位址轉換檢測部35與圖9所示者相同。
4.1位址轉換檢測部
圖9係本實施形態之位址轉換檢測部之電路圖。圖9所示之位址轉換檢測部35具有反或(NOR)電路110A、110B、或(OR)電路120、互斥或(EOR)電路130、延遲電路140A~140C、正反器(FF)150、反相器160A、160B、及D鎖存器170。
圖10係圖9所示之位址轉換檢測之信號之時序圖。以下，對圖9及圖10進行說明，對位址轉換檢測之電路動作進行說明。
信號S1係自處理器輸出之位址輸入信號。信號S2係D鎖存器之輸出。D鎖存器170於信號S1發生變化之情形時，以固定期間內不變化之方式進行鎖存。其原因在於，因雜訊等而忽視後續之位址轉換。
信號S3係自D鎖存器170輸出之延遲信號。延遲信號如圖10所示，藉由上升及下降製作時脈，且為了產生信號S4之時脈寬度，而藉由延遲電路140B使之延遲。
作為時脈信號而產生之信號S4檢測變化，並自EOR130輸出。於EOR130中，由於被輸入延遲電路140B之輸入、與輸出，故而若兩者之信號位準不同，則輸出信號位準「高」。藉此，可檢測位址轉換。圖10所示之S4之時間T1表示自邏輯位址之變化檢測起至FF取入為止之時間，時間T2表示自邏輯位址變化檢測起至記憶胞單元讀出為止之時間。
於OR電路120中，輸入信號S4及其他位址轉換之信號，輸出OR運算值。藉由延遲電路140C使OR電路120之輸出延遲，輸出信號S5。
信號S5係自延遲電路140C輸出之延遲信號，等待D鎖存器170之賦能信號並進行時脈輸入。
信號S6係信號S5之信號延長，賦能信號之脈衝產生。NOR電路110A將作為信號S5與S6之NOR運算值之信號S7輸出。並且，信號S7成為D鎖存器170之賦能信號。信號S8係藉由反相器160A將信號S5反轉所得之信號，於FF150中作為位址信號之鎖存之時脈而使用。信號S9係作為處於後段之記憶胞單元31A及31C之賦能而被利用，信號S10係作為記憶胞單元31A及31C之時脈(atd_clk)而被利用，信號S11係作為記憶胞單元31A及31C之位址而被利用。圖10之信號S10表示自邏輯位址之變化檢測起至自記憶體讀出為止之時間。
如此，於進行處理器核心210之資料要求之情形時，由於具有其位址變化而產生時脈，驅動記憶體，故而於需要時記憶體動作，於不需要時不驅動記憶體，而可自主地實現低耗電化。
4.2信號線
於下述表2對圖8所示之信號線進行說明。
4.3同步/非同步記憶胞單元
記憶胞單元31A~31D為同步SRAM。記憶胞單元31A~31D分別記憶用以向左方向及右方向連接之真值表資料。記憶胞單元31B及31D與系統時脈同步地動作。另一方面，記憶胞單元31A及31C由於與下述位址轉換電路35所產生之ATD產生時脈(亦稱為「內部時脈信號」)同步地動作，故而相對於時脈(系統時脈)非同步地動作。由於ATD產生時脈較系統時脈信號以高頻率動作，故而記憶胞單元31A、31C自MLUT30外部看似非同步動作，藉此提供非同步之功能。
除了同步之功能要件，記憶胞單元31A及31C具有與圖6及圖7所示之記憶胞單元31A及31B相同之功能。記憶胞單元31B及31D亦同樣。
位址解碼器11A及11B均係將自左側輸入之位址A0~A3予以解碼，並將解碼信號分別輸出至記憶胞單元31A及31B，將記憶胞單元31A及31B之字元線設為主動。
位址解碼器11C及11D將自右側輸入之位址A4~A7予以解碼，分別將解碼信號輸出至記憶胞單元31C及31D，將記憶胞單元31C及31D之字元線設為主動。
又，位址解碼器11A及11C將SRAM位址非同步信號(sram_address(async))予以解碼，位址解碼器11A及11C將SRAM位址同步信號(sram_address(sync))予以解碼，並將由解碼信號所特定出之記憶胞單元之字元線活化。
於圖8所示之例中，各記憶胞單元為16word×8bit之記憶體區塊。記憶胞單元31A及31B可於同步模式下使用16word×8bit×2，於非同步模式下使用16word×8bit×2。同步與非同步無法同時動作，例如於將邏輯資料寫入至同步動作記憶胞單元之情形時，對非同步動作記憶胞單元必須全部寫入「0」。
再者，如圖所示，記憶胞單元之資料輸出可設為線或(wired OR)、亦可設為或(OR)邏輯電路。
4.4選擇電路
選擇電路32A~32D係選擇非同步動作用之記憶胞單元31A及31C、或同步動作用之記憶胞單元31B及31D之動作之電路。
選擇電路32A若根據選擇信號(Select)選擇非同步動作，則選擇於位址轉換電路35所產生之atd_ad鎖存位址(圖9所示之S11)，並作為SRAM位址非同步信號(sram_address(async))輸出。於未選擇非同步動作之情形時，直接輸出邏輯位址。
選擇電路32B若根據選擇信號(Select)選擇非同步動作，則選擇於位址轉換電路35所產生之ATD產生時脈並輸出。於未選擇非同步動作之情形時，直接輸出時脈。
選擇電路32C若根據選擇信號(Select)選擇非同步動作，則於位址轉換電路35所產生之ATD產生晶片選擇並輸出。於未選擇非同步動作之情形時，直接輸出SRAM晶片賦能。
選擇電路32D若根據選擇信號(Select)選擇同步動作，則直接輸出邏輯位址。
4.2禁止邏輯
又，作為記憶體分割之特性，有禁止邏輯構成。使用表3所示之2個真值表，對禁止邏輯之必要性進行說明。
於真值表1中，表示有使用A0、A1構成AND電路且輸出至D0之 真值表。於真值表2中，表示有使用A0、A4構成AND電路且輸出至D0之真值表。由於真值表1之情形時之邏輯僅可於使用A3-A0之記憶胞單元31A進行邏輯運算，故而只要將“0”寫入至其他記憶胞單元，則藉由OR運算，不受其他記憶胞單元之輸出值之影響，因此不會產生禁止邏輯之問題。
另一方面，於真值表2之邏輯之情形時，使用A3-A0之記憶胞單元無法識別c、d。使用A7-A4之SRAM無法識別b、d。如此，跨及2個記憶胞單元之邏輯運算於2個真值表中無法獲得正確之值，故而將跨及2個記憶胞單元之邏輯運算作為禁止邏輯。因此，於邏輯構成之情形時，必須於各記憶胞單元內部實現邏輯。因此，於本實施形態之真值表資料中，以不產生上述禁止邏輯之方式產生邏輯。
4.5 I/O緩衝器
I/O(輸入輸出)緩衝器13A~13D與時脈及ATD產生時脈之任一者同步地，自記憶胞單元之資料線讀出資料，藉此提供FF之功能。再者，I/O(輸入輸出)緩衝器13A~13D包含將自記憶胞之位元線輸出之電壓放大之感測放大器。
選擇電路33將SRAM資料輸出(0_data)依照選擇信號作為SRAM資料輸出、及邏輯資料輸出之任一者輸出。
5 MLUT之邏輯動作
A.邏輯元件
圖11係表示MLUT之一例之圖。於圖11中，為了簡化說明，省略對位址選擇器11、輸入輸出緩衝器12及資料選擇器13之記載。圖11所示之MLUT30A、30B分別具有4個邏輯用位址輸入LA線A0~A3、4個邏輯動作用資料線D0~D3、4×16=64個記憶元件40、及位址解碼器9。邏輯動作用資料線D0~D3將16個記憶元件40分別串聯連接。位址解碼器9係以基於輸入至邏輯用位址輸入LA線A0~A3之信號，選擇 連接於16條字元線之任一條之4個記憶元件之方式而構成。該4個記憶元件分別連接於邏輯動作用資料線D0~D3，將記憶於記憶元件之資料輸出至邏輯動作用資料線D0~D3。例如，於將適當之信號輸入至邏輯用位址輸入LA線A0~A3之情形時，可以選擇4個記憶元件40A、40B、40C、及40D之方式而構成。此處，記憶元件40A連接於邏輯動作用資料線D0，記憶元件40B連接於邏輯動作用資料線D1，記憶元件40D連接於邏輯動作用資料線D2，記憶元件40D連接於邏輯動作用資料線D3。並且，記憶於記憶元件40A~40D之信號輸出至邏輯動作用資料線D0~D3。如此，MLUT30A、30B自邏輯用位址輸入LA線A0~A3接收邏輯用位址輸入LA，藉由該邏輯用位址輸入LA將位址解碼器9所選擇之4個記憶元件40中所記憶之值作為邏輯動作用資料分別輸出至邏輯動作用資料線D0~D3。再者，MLUT30A之邏輯用位址輸入LA線A2與鄰接之MLUT30B之邏輯動作用資料線D0連接，MLUT30A將自MLUT30B輸出之邏輯動作用資料作為邏輯用位址輸入LA而接收。又，MLUT30A之邏輯動作用資料線D2與MLUT30B之邏輯用位址輸入LA線A0連接，MLUT30A所輸出之邏輯動作用資料作為邏輯用位址輸入LA而被MLUT30B接收。例如，MLUT30A之邏輯動作用資料線D2基於輸入至MLUT30A之邏輯用位址輸入LA線A0~A3之信號，將連接於邏輯動作用資料線D2之16個記憶元件之任一個中所記憶之信號輸出至MLUT30B之邏輯用位址輸入LA線A0。同樣地，MLUT30B之邏輯動作用資料線D0基於輸入至MLUT30B之邏輯用位址輸入LA線A0~A3之信號，將連接於邏輯動作用資料線D0之16個記憶元件之任一個中所記憶之信號輸出至MLUT30A之邏輯用位址輸入LA線A2。如此，MLUT彼此之連結係使用1對位址線及資料線。以下，如MLUT30A之邏輯用位址輸入LA線A2、與邏輯動作用資料線D2般，將用於MLUT之連結之位址線及資料線之對稱為「AD對」。
再者，於圖11中，MLUT30A、30B所具有之AD對為4，AD對之數量如下所述，並不特別限定於4。
圖12係表示作為邏輯電路動作之MLUT之一例之圖。於本例中，將邏輯用位址輸入LA線A0及A1設為2輸入NOR(反或)電路701之輸入，將邏輯用位址輸入LA線A2及A3設為2輸入NAND(反及)電路702之輸入。並且，構成如下邏輯電路：將2輸入NOR電路701之輸出、與2輸入NAND電路702之輸出向2輸入NAND電路703輸入，將2輸入NAND電路703之輸出向邏輯動作用資料線D0輸出。
圖13係表示圖12所示之邏輯電路之真值表之圖。圖12之邏輯電路由於為4輸入，故而使用輸入A0~A3之全部輸入作為輸入。另一方面，由於輸出僅為1個，故而僅使用輸出D0作為輸出。於真值表之輸出D1~D3欄記載有「＊」。其表示可為「0」或「1」之任一值。然而，實際上為了再構成而將真值表資料寫入MLUT時，必須於該等欄中寫入「0」或「1」之任一值。
B.連接元件
圖14係表示作為連接元件而動作之MLUT之一例之圖。圖14中，作為連接元件之MLUT以如下之方式動作：將邏輯用位址輸入LA線A0之信號輸出至邏輯動作用資料線D1，將邏輯用位址輸入LA線A1之信號輸出至邏輯動作用資料線D2，將邏輯用位址輸入LA線A2之信號輸出至邏輯動作用資料線D3。作為連接元件之MLUT進而以將邏輯用位址輸入LA線A3之信號輸出至邏輯動作用資料線D0之方式動作。
圖15係表示圖14所示之連接元件之真值表之圖。圖14所示之連接元件為4輸入4輸出。因此，使用輸入A0~A3之全部輸入、與輸出D0~D3之全部輸出。根據圖15所示之真值表，MLUT作為連接元件而動作，該連接元件將輸入A0之信號輸出至輸出D1，將輸入A1之信號輸出至輸出D2，將輸入A2之信號輸出至輸出D3，將輸入A3之信號輸 出至輸出D0。
圖16係表示藉由具有AD對0、AD對1、AD對2、及AD對3之4個AD對之MLUT而實現之連接元件之一例之圖。AD0具有邏輯用位址輸入LA線A0及邏輯動作用資料線D0。AD1具有邏輯用位址輸入LA線A1及邏輯動作用資料線D1。AD2具有邏輯用位址輸入LA線A2及邏輯動作用資料線D2。並且，AD3具有邏輯用位址輸入LA線A3及邏輯動作用資料線D3。於圖16中，二點鏈線表示將輸入至AD對0之邏輯用位址輸入LA線A0之信號輸出至AD對1之邏輯動作用資料線D1之信號之流向。虛線表示將輸入至AD對1之邏輯用位址輸入LA線A1之信號輸出至AD對2之邏輯動作用資料線D2之信號之流向。實線表示將輸入至AD對2之邏輯用位址輸入LA線A2之信號輸出至AD對3之邏輯動作用資料線D3之信號之流向。單點鏈線表示將輸入至AD對3之邏輯用位址輸入LA線A3之信號輸出至AD對0之邏輯動作用資料線D0之信號之流向。
再者，於圖16中，MLUT30所具有之AD對為4，但AD對之數量並不特別限定於4。
C.邏輯元件及連接元件之組合功能
圖17係表示1個MLUT作為邏輯元件及連接元件而動作之一例之圖。於圖17所示之例中，構成如下之邏輯電路：將邏輯用位址輸入LA線A0及A1作為2輸入NOR電路171之輸入，將2輸入NOR電路171之輸出、及邏輯用位址輸入LA線A2作為2輸入NAND電路172之輸入，將2輸入NAND電路172之輸出向邏輯動作用資料線D0輸出。又，與此同時，構成將邏輯用位址輸入LA線A3之信號輸出至邏輯動作用資料線D2之連接元件。
圖18表示圖17所示之邏輯元件及連接元件之真值表。圖17之邏輯動作使用輸入D0~D3之3個輸入，使用1個輸出D0作為輸出。另一 方面，圖18之連接元件構成將輸入A3之信號輸出至輸出D2之連接元件。
圖19係表示藉由具有AD0、AD1、AD2、及AD3之4個AD對之MLUT而實現之邏輯動作及連接元件的一例之圖。與圖16所示之MLUT同樣地，AD0具有邏輯用位址輸入LA線A0及邏輯動作用資料線D0。AD1具有邏輯用位址輸入LA線A1及邏輯動作用資料線D1。AD2具有邏輯用位址輸入LA線A2及邏輯動作用資料線D2。並且，AD3具有邏輯用位址輸入LA線A3及邏輯動作用資料線D3。如上所述，MLUT30藉由1個MLUT30而實現3輸入1輸出之邏輯動作、與1輸入1輸出之連接元件之2個動作。具體而言，邏輯動作使用AD對0之邏輯用位址輸入LA線A0、AD對1之邏輯用位址輸入LA線A1、AD對2之邏輯用位址輸入LA線A2作為輸入。並且，使用AD對0之邏輯動作用資料線D0之位址線作為輸出。又，連接元件如虛線所示般將輸入至AD對3之邏輯用位址輸入LA線A3之信號輸出至AD對2之邏輯動作用資料線D2。
圖20係表示外部系統與MRLD之連接之一例之概念圖。外部系統120係藉由資訊處理裝置、或SoC而實現之裝置。外部系統120與圖5所示之MRLD20連接，接收自MRLD20之資料輸出，並且進行頁面切換判斷之邏輯運算，經由該連接，將頁面切換信號輸出至位址A8~A15。外部系統藉由搭載SoC，可與MRLD20實現經高功能化之裝置。
6.真值表資料之產生方法
應用於利用第1及第2實施形態所說明之可再構成之半導體裝置之真值表資料係藉由執行邏輯構成用之軟體程式之資訊處理裝置而產生。
圖21表示資訊處理裝置之硬體構成之一例。資訊處理裝置210具 有處理器211、輸入部212、輸出部213、記憶部214及驅動裝置215。處理器211將用以設計輸入至輸入部212之配置/配線用之軟體、積體電路之C語言描述或硬體描述語言(HDL)等電路描述語言、及藉由執行上述軟體而產生之真值表資料記憶於記憶部214。又，處理器211執行配置/配線用之軟體，對記憶於記憶部214之電路描述進行以下所示之配置/配線之處理，將真值表資料輸出至輸出部213。於輸出部213，可連接可再構成之半導體裝置20(於圖21中未示出)，處理器211執行邏輯構成處理，將所產生之真值表資料經由輸出部213寫入至可再構成之半導體裝置20。輸出部213亦可與外部網路連接。該情形時，經由網路收發邏輯構成用之軟體程式。驅動裝置215係例如對DVD(Digital Versatile Disc，數位多功能光碟)、快閃記憶體等記憶媒體217進行讀寫之裝置。驅動裝置215包含使記憶媒體217旋轉之馬達或於記憶媒體217上讀寫資料之頭等。再者，記憶媒體217可儲存邏輯構成用之程式、或真值表資料。驅動裝置215可自所設置之記憶媒體217讀出程式。處理器211可將驅動裝置215所讀出之程式或真值表資料儲存於記憶部214。
將真值表資料讀入至可再構成之元件20，藉此使真值表資料及硬體資源協動，藉由該具體方法，構建作為邏輯元件及/或連接元件之功能。又，真值表資料亦可稱為具有表示真值表之邏輯構造之構造之資料。
以上所說明之實施形態僅作為典型例而列舉，對於業者而言，該各實施形態之構成要素之組合、變化及變更顯而易見，只要為業者則可明確，可不脫離本發明之原理及申請專利範圍所記載之發明之範圍，而進行上述實施形態之各種變化。尤其，於MRLD之邏輯或連接動作中，將雙向MLUT設為多向MLUT之動作可作為實施形態之變更。

Claims (16)

  1. 一種可再構成之半導體裝置，其具備：複數個邏輯部，其等藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；且上述各邏輯部具備：複數條位址線；複數條資料線；記憶胞單元；及位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述記憶胞單元；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內；上述類比部具有數位輸入輸出、位準移位器電路、及放大器，上述類比線與上述位準移位器電路之輸出連接，上述資料線與上述放大器輸入連接。
  2. 如請求項1之可再構成之半導體裝置，其進而具備處理器，上述複數個邏輯部、上述類比部、及上述處理器經由匯流排相互連接，上述複數個邏輯部藉由將構成資料寫入至上述記憶胞單元而再構成邏輯電路，根據上述構成資料來執行上述處理器之功能之一部分。
  3. 如請求項2之可再構成之半導體裝置，其中上述處理器保持上述構成資料，並且將上述所保持之構成資料輸出至上述複數個邏輯部，而再構成上述複數個邏輯部。
  4. 如請求項1之可再構成之半導體裝置，其中上述記憶胞單元作為由真值表資料構成之配線元件及/或邏輯元件，進行上述類比部之控制或設定。
  5. 如請求項1之可再構成之半導體裝置，其中上述記憶胞單元作為多重查找表而動作。
  6. 如請求項1之可再構成之半導體裝置，其中上述類比部具有第1數位輸入、第2數位輸入、第1放大器、及第2放大器，上述真值表資料將任一上述數位輸入、與任一上述放大器連接。
  7. 如請求項1之可再構成之半導體裝置，其中上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1及第2記憶胞單元，其等與時脈信號同步地動作；第1位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第1記憶胞單元；第2位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第2記憶胞單元；及位址轉換檢測部，其檢測出自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1記憶胞單元與上述內部時脈信號同步地動作，上述第2記憶胞單元與上述系統時脈信號同步地動作。
  8. 如請求項1之可再構成之半導體裝置，其係構成為：連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線相互連接，並輸出邏輯和，以及，於未使用任一記憶胞單元之情形時，對該未使用之記憶胞單元全部寫入0。
  9. 如請求項7或8之可再構成之半導體裝置，其進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第3記憶胞單元；及第4位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第4記憶胞單元；且構成為：上述第3記憶胞單元與上述內部時脈信號同步地動作，上述第4記憶胞單元與上述系統時脈信號同步地動作，且，上述第1及第2位址解碼器將自上述複數條位址線之一部分輸入之位址予以解碼，上述第3及第4位址解碼器將自上述複數條位址線之另一部分輸入之位址予以解碼。
  10. 如請求項9之可再構成之半導體裝置，其儲存以不產生跨及上述第1及第3記憶胞單元之邏輯運算作為禁止邏輯之方式而構成之真值表資料。
  11. 一種可再構成之半導體裝置之控制方法，上述半導體裝置具備：複數個邏輯部，其等藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內，上述類比部具有數位輸入輸出、位準移位器電路、及放大器，上述類比線與上述位準移位器電路之輸出連接，上述資料線與上述放大器輸入連接，上述類比部具有第1數位輸入、第2數位輸入、第1放大器、及第2放大器，上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；及第1記憶胞單元，其具有複數個記憶胞，且與時脈信號同步地動作；上述第1位址解碼器將上述位址信號予以解碼，並將解碼信號輸出至上述第1記憶胞單元，保持於上述第1記憶胞單元之真值表資料將任一上述數位輸入、與任一上述放大器連接。
  12. 如請求項11之可再構成之半導體裝置之控制方法，其中上述邏輯部具備：第2位址解碼器；第2記憶胞單元，其具有複數個記憶胞，且與時脈信號同步地動作；及位址轉換檢測部，其檢測出自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；上述第2位址解碼器將上述位址信號予以解碼，並將解碼信號輸出至上述第2記憶胞單元，上述第1記憶胞單元與上述內部時脈信號同步地動作，上述第2記憶胞單元與上述系統時脈信號同步地動作。
  13. 如請求項12之可再構成之半導體裝置之控制方法，其中該可再構成之半導體裝置進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第3記憶胞單元；及第4位址解碼器，其將位址信號予以解碼，並將解碼信號輸出至上述第4記憶胞單元；且上述第3記憶胞單元與上述內部時脈信號同步地動作，上述第4記憶胞單元與上述系統時脈信號同步地動作，且，上述第1及第2位址解碼器將自上述複數條位址線之一部分輸入之位址予以解碼，上述第3及第4位址解碼器將自上述複數條位址線之另一部分輸入之位址予以解碼。
  14. 如請求項11至13之任一之可再構成之半導體裝置之控制方法，其中上述記憶胞單元儲存構成配線元件及/或邏輯元件之真值表資料，作為多重查找表而動作。
  15. 一種用以控制可再構成之半導體裝置之程式，其特徵在於，上述半導體裝置具備：複數個邏輯部，其等藉由位址線或資料線相互連接；及類比部，其具有複數個輸入輸出部與輸出放大器；上述複數個邏輯部、與上述類比部安裝於同一晶片封裝內，上述類比部具有數位輸入輸出、位準移位器電路、及放大器，上述類比線與上述位準移位器電路之輸出連接，上述資料線與上述放大器輸入連接；上述類比部具有第1數位輸入、第2數位輸入、第1放大器、及第2放大器，上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；及第1記憶胞單元，其具有複數個記憶胞，且與時脈信號同步地動作；且該程式係執行如下處理：使保持於上述第1記憶胞單元之真值表資料將任一上述數位輸入、與任一上述放大器連接。
  16. 一種記憶媒體，其儲存如請求項15之程式。
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