WO2016056536A1 - 再構成可能な半導体装置 - Google Patents

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WO2016056536A1
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address
cell unit
signal
logic
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吉田　英明
満徳 勝
博之 小堤
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太陽誘電株式会社
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Definitions

  • the present invention relates to a reconfigurable semiconductor device.
  • SoC System-on-a-Chip
  • LSI Large Scale Integration
  • CMOS logic circuit For example, a system-on-chip including a hard macroblock, a power control unit, and a multi-threshold CMOS logic circuit has been proposed (Patent Document 1).
  • the system on chip can reduce the overall leakage current of the system on chip by powering off the hard macroblock.
  • a form that solves the above-described problem can form a reconfigurable device and an analog circuit on one chip, and control the analog circuit with the reconfigurable device.
  • a reconfigurable semiconductor device comprising: A plurality of logic units connected to each other by address lines or data lines; A plurality of input / output units, and an analog unit having an output amplifier, Each of the logic units includes a plurality of address lines, a plurality of data lines, a memory cell unit, and an address decoder that decodes an address signal and outputs a decode signal to the memory cell unit, A reconfigurable semiconductor device in which the plurality of logic units and the analog unit are mounted in the same chip package.
  • a processor, The plurality of logic units, the analog unit, and the processor are connected to each other via a bus, The semiconductor device according to item 1, wherein the plurality of logic units reconfigure a logic circuit by writing configuration data in the memory cell unit, and execute a part of the function of the processor by the configuration data.
  • the processor holds the configuration data and outputs the held configuration data to the plurality of logic units to reconfigure the plurality of logic units.
  • the memory cell unit controls or sets the analog unit as a wiring element and / or a logical element configured by truth table data. apparatus.
  • the analog unit includes a digital input / output, a level shifter circuit, and an amplifier. 5. The reconfigurable semiconductor device according to any one of items 1 to 4, wherein the analog line and an output of a level shifter circuit are connected, and the data line and the amplifier input are connected. [Item 6] 6. The reconfigurable semiconductor device according to any one of items 1 to 5, wherein the memory cell unit operates as a multi-lookup table. [Item 7] The analog unit includes a first digital input, a second digital input, a first amplifier, and a second amplifier, 7. The reconfigurable semiconductor device according to any one of items 2 to 6, wherein the truth table data connects any of the digital inputs and any of the amplifiers.
  • Each of the logic units is Multiple address lines, Multiple data lines, A clock signal line for receiving a system clock signal; First and second memory cell units operating in synchronization with a clock signal; A first address decoder that decodes an address signal and outputs the decoded signal to the first memory cell unit; A second address decoder for decoding an address signal and outputting the decoded signal to the second memory cell unit; An address transition detector that detects an address signal transition input from the plurality of address lines, generates an internal clock signal, and outputs the internal clock signal to the first memory cell unit; Item 8. The item 1-7, wherein the first memory cell unit operates in synchronization with the internal clock signal, and the second memory cell unit operates in synchronization with the system clock signal.
  • Reconfigurable semiconductor device [Item 9] A data line connected to the first memory cell unit and a data line connected to the second memory cell unit are connected to each other to output a logical sum; and 9. The reconfigurable semiconductor device according to any one of items 1 to 8, wherein when any of the memory cell units is not used, all of the unused memory cell units are written with 0. .
  • a reconfigurable semiconductor device control method comprising: The semiconductor device includes: A plurality of logic units connected to each other by address lines or data lines, a plurality of input / output units, and an analog unit having an output amplifier, Each of the logic units includes a plurality of address lines, a plurality of data lines, a memory cell unit, and an address decoder that decodes an address signal and outputs a decode signal to the memory cell unit, The plurality of logic units and the analog unit are mounted in the same chip package, The analog unit includes a first digital input, a second digital input, a first amplifier, and a second amplifier, Each of the logic units is Multiple address lines, Multiple data lines, A clock signal line for receiving a system clock signal; A first address decoder; A first memory cell unit having a plurality of memory cells and operating in synchronization with a clock signal; With The first
  • the logic part is: A second address decoder; A second memory cell unit having a plurality of memory cells and operating in synchronization with a clock signal; An address transition detector that detects an address signal transition input from the plurality of address lines, generates an internal clock signal, and outputs the internal clock signal to the first memory cell unit; The second address decoder decodes the address signal and outputs the decoded signal to the second memory cell unit; The first memory cell unit operates in synchronization with the internal clock signal, 13.
  • the reconfigurable semiconductor according to any one of items 12 to 14, wherein the memory cell unit stores truth table data constituting wiring elements and / or logic elements and operates as a multi-lookup table. apparatus.
  • the semiconductor device includes: A plurality of logic units connected to each other by address lines or data lines, a plurality of input / output units, and an analog unit having an output amplifier, Each of the logic units includes a plurality of address lines, a plurality of data lines, a memory cell unit, and an address decoder that decodes an address signal and outputs a decode signal to the memory cell unit,
  • the plurality of logic units and the analog unit are mounted in the same chip package,
  • the analog unit includes a first digital input, a second digital input, a first amplifier, and a second amplifier, Each of the logic units is Multiple address lines, Multiple data lines, A clock signal line for receiving a system clock signal; A first address decoder; A first memory cell unit having a plurality of memory cells and
  • a synchronous and asynchronous switching is possible using a synchronous memory, and a reconfigurable semiconductor device is realized.
  • 1 is a first example of a floor plan showing a detailed example of an MRLD chip with an analog circuit according to the present embodiment. It is a figure which shows the operation example of the MRLD chip
  • FIG. 6 is a diagram illustrating a circuit example of the MLUT illustrated in FIG. 5. It is a figure explaining MRLD using MLUT shown in FIG. It is a figure which shows the circuit example of MLUT which can perform synchronous asynchronous switching. It is a circuit diagram of the address transition detection part which concerns on this embodiment.
  • FIG. 10 is a timing chart of the address transition detection signal shown in FIG. 9. FIG. It is a figure which shows an example of MLUT. It is a figure which shows an example of MLUT which operate
  • MRLD chip A reconfigurable logic device is called MRLD (Memory based Reconfigurable Logic Device) (registered trademark).
  • MRLD is common in that each MLUT is directly connected without interposing a wiring element, like “MPLD (Memory-based Programmable Logic Device)” (registered trademark) that realizes a circuit configuration with a memory cell unit. Is distinguished in that the function of the synchronous SRAM supplied as the memory IP is effectively used.
  • FIG. 1A is a floor plan showing an example of an MRLD chip according to the present embodiment.
  • the MRLD chip 1 with an analog circuit shown in FIG. 1A (hereinafter referred to as “MRLD chip”) includes a plurality of logic units 20 connected to each other by address lines or data lines, a plurality of input / output units, and an output amplifier.
  • Each logic unit 20 includes a plurality of address lines, a plurality of data lines, a memory cell unit, and an address decoder that decodes an address signal and outputs the decoded signal to the memory cell unit And the plurality of logic units and the analog unit are mounted in the same chip package.
  • the logic unit 20 is an MRLD 20.
  • FIG. 1B is a cross-sectional view showing an example of an MRLD chip according to the present embodiment.
  • the MRLD 20 and the analog unit 10 are covered with the resin 2 and placed on the interposer substrate 3.
  • the MRLD 20 and the analog unit 10 are electrically connected via a substrate electrode or a gold wire on the interposer substrate 3.
  • the interposer substrate 3 is further placed on the printed wiring board 5 via the external terminals 4.
  • the manufacturing of the MRLD chip 1 with an analog circuit according to this embodiment is performed by a semiconductor manufacturing process capable of manufacturing an analog circuit. Therefore, at the expense of the effect of miniaturization, the chip is made into one chip, which has the effect of making the chip, and reduces the design load of the analog circuit.
  • the analog unit 10 includes a level shifter (LS), a comparator (Comp), and an amplifier (Amp).
  • the level shifter is controlled by two power supply voltages (not shown). If each power supply voltage is added to the input voltage, the level shifter can be stepped up or down.
  • the comparator is an element that compares two voltage magnitudes and outputs a different value depending on a result of the comparison.
  • the comparator has two input terminals. When an analog voltage is applied to each input terminal, the output value is switched depending on which of the input voltages is greater.
  • a plurality of circuits may be combined in the analog unit 10 such as providing a level shifter at the output of the comparator or providing a level shifter at the input of the amplifier.
  • the MRLD chip 1 further includes a configuration unit 22.
  • the configuration unit 22 has a function of reading or writing configuration data of the MRLD 20.
  • FIG. 2A is a floor plan showing a detailed example of an MRLD chip with an analog circuit according to the present embodiment.
  • Table 1 shows signal names and terminal functions of the MRLD chip 1 shown in FIG. 2A.
  • the MRLD 20 shown in FIG. 2A mounts 12 ⁇ 12 MLUTs (described later).
  • the analog unit 10 of the MRLD chip 1 is equipped with analog circuits such as a plurality of level shifters (LS), comparators (Comp), and programmable gain amplifiers (PGA). It has an analog power supply 5V, a logic power supply 1.8V, GND: 0V, and 144 pins.
  • LS level shifters
  • Comp comparators
  • PGA programmable gain amplifiers
  • the MLUT has two 16-word ⁇ 8-bit memory cell units for synchronization and asynchronous use.
  • the configuration unit 22 inputs configuration data from the bus of the external terminal and writes the configuration data individually to the MLUT.
  • a distance sensor 111, a comparator VREF voltage dividing circuit 112, and a motor driver 113 are provided outside the MRLD chip 1.
  • the MRLD chip 1 receives inputs from external devices (distance sensor 111 and comparator VREF voltage dividing circuit 112) by the analog unit 10, and after adjusting the signal voltage by the level shifter, the MRLD 20 inputs as an address signal. Receive. Further, the MRLD chip 1 amplifies the data output signal of the MRLD 20 with the PGA and outputs it to the motor driver 113.
  • FIG. 2B is a diagram showing an operation example of the MRLD chip shown in FIG. 2A.
  • a distance sensor 111 is disposed outside.
  • the functions of the MRLD chip 1 will be described using operation examples.
  • a state display LED 114 in addition to the example shown in FIG. 2A, a state display LED 114, a motor rotation speed setting circuit 115, and a motor rotation control switch 116 are provided outside the MRLD chip 1.
  • the MRLD can monitor the output of the distance sensor using a built-in comparator. Further, the respective voltages are inputted to the VREF of the comparator from the voltage dividing circuit 112 for the comparator VREF outside the MRLD chip 1.
  • the output of the distance sensor 111 is connected to the inputs of all the comparators. The distance sensor 111 outputs a voltage. The voltage is compared with each VREF and the comparator outputs H or L.
  • the signal is input to the MRLD 20 through a level shifter of 5V-> 1.8V.
  • the MRLD 20 outputs the signal to MPIO_x (x is a terminal to be used), and turns on the LED 114.
  • Motor driver control (indicated by dotted signal line)
  • the output of the comparator input to the MRLD 20 generates its OR logic in the MRLD 20 and performs ON / OFF control of the motor driver 113.
  • the motor driver 113 performs PWM control according to the value of VREF.
  • the VREF to the motor driver is set by the PGA built in the MRLD chip 1.
  • a 3-bit signal is input from MPIO_x, and the gain of the PGA is set from the MRLD 20 through the 1.8V-> 5V level shifter.
  • the gain setting can be set to 1, 2, 5, 10 times.
  • PGAIN The input of PGA (PGAIN) is a fixed voltage, and the motor speed can be changed by changing the voltage of PGAOUT by setting the gain.
  • Motor rotation ON / OFF, forward / reverse control is also input from MPIO_x, logic is taken in comparator output and MRLD, and motor driver control terminal (FIN / RIN) through 1.8V-> 5V level shifter Is input.
  • the output of the motor driver 113 can be controlled using the input of the distance sensor 111.
  • the distance sensor 111A to the motor driver 113A, the distance sensor 111A to the motor driver 113B, the distance sensor 111B to the motor driver 113A, and the distance sensor 111B to the motor It becomes possible to switch to any operation control of the driver 113B.
  • simultaneous operation of the distance sensor 111A to the motor driver 113A, the distance sensor 111B to the motor driver 113B, the distance sensor 111A to the motor driver 113B, the distance sensor 111B to the motor driver 113A, and the like can be performed.
  • the reconfiguration function of the analog unit 10 is provided simply by changing the configuration data of the MRLD 20.
  • FIG. 2C is a second example of a floor plan showing a detailed example of the MRLD chip with an analog circuit according to the present embodiment.
  • the MRLD chip 1 shown in FIG. 2C includes a processor 50 in addition to the analog unit 10 and the MRLD 20.
  • the MRLD 20, the analog unit 10, and the processor 50 are connected to each other via a bus 70.
  • the bus controller 72 controls the data of the bus 70 to connect the MRLD 20 to the outside when writing the truth value data of the MRLD 20 via the bus 70, and signals of each block (MRLD 20, the analog unit 10, and the processor 50). (Data) is controlled.
  • a signal between the analog unit 10 and the MRLD 20 For example, a signal between the analog unit 10 and the MRLD 20, a signal between the analog unit 10 and the processor 50, and a signal between the processor 50 and the MRLD 20.
  • the bus controller 72 controls signal transmission so that the signals do not collide with each other.
  • the wiring area can be minimized.
  • the analog unit 10 includes an analog-digital conversion circuit AD in addition to FIGS. 2A and 2B.
  • FIG. 2D is an example of a processor mounted on the MRLD chip.
  • the processor 50 includes a processor core 52 that executes arithmetic processing in accordance with arithmetic instructions, a ROM (Read Only Memory) 53, a RAM 54, a PWM (Pulse Width Modulation) circuit 56, a clock circuit 57, and a timer circuit 58, which are internal buses. 51 is connected.
  • the processor 50 can also read data and programs from the outside of the MRLD chip 1 and can also read data and programs held in the MRLD 20.
  • the read data is stored in the RAM 54.
  • the processor 50 retains the truth value data (configuration data) of the MLUT 30 as the above data, outputs it to the MRLD 20, and reconfigures the MRLD 20.
  • the MRLD 20 executes a part of the function of the processor 50 by being reconfigured with truth value data transmitted from the processor 50.
  • the MRLD 20 in the MRLD chip 1 can constitute the functions of the processor 50 (for example, the arithmetic function of the processor core, RAM, PWM, clock, timer). Since the MRLD 20 is superior to the processor 50 in parallel processing, the reconfigurability of the MRLD chip 1 can be increased by configuring the MRLD 20 with a parallel processing function that the processor 50 does not have.
  • the processor 50 can manage the system of the MRLD chip 1 and can control the logic function and the analog function of the MRLD 20.
  • FIG. 2E is an example of the analog-digital conversion circuit AD included in the analog unit.
  • the analog-digital conversion circuit shown in FIG. 2E converts an analog signal input from the outside into a 12-bit digital signal.
  • the analog-digital conversion circuit includes four unit conversion circuits 102, and each of the unit conversion circuits 102 includes an ADC, a DAC, and an AMP.
  • a single unit conversion circuit 102 converts an analog signal input during digital conversion into a digital signal by a subsequent unit conversion circuit, thereby realizing 12-bit AD conversion.
  • One unit conversion circuit processes the signal from the next to the next, thereby performing signal processing in the pipeline.
  • FIG. 3 is a diagram illustrating an example of the overall configuration of the semiconductor device according to the present embodiment.
  • 3 shown in FIG. 3 is an example of MRLD.
  • the MRLD 20 includes an MLUT array 60 in which a plurality of MLUTs 30 using a synchronous SRAM are arranged in an array, a row decoder 12 that specifies a memory read operation and a write operation of the MLUT 30, and a column decoder 14.
  • the MLUT 30 is composed of a synchronous SRAM.
  • the MLUT 30 performs a logical operation that operates as a logical element, a connection element, or a logical element and a connection element by storing data regarded as a truth table in the storage element of the memory.
  • a logic address LA indicated by a solid line and a signal of the logic data LD are used.
  • the logic address LA is used as an input signal for the logic circuit.
  • the logic data LD is used as an output signal of the logic circuit.
  • the logic address LA of the MLUT 30 is connected to the data line of the logic data LD of the adjacent MLUT.
  • the logic realized by the logic operation of the MRLD 20 is realized by truth table data stored in the MLUT 30.
  • Some MLUTs 30 operate as logic elements as combinational circuits such as AND circuits and adders.
  • the other MLUTs 30 operate as connection elements that connect the MLUTs 30 that realize the combinational circuit. Rewriting of truth table data for the MLUT 30 to realize a logical element and a connection element is performed by a write operation to the memory.
  • the write operation of the MRLD 20 is performed by the write address AD and the write data WD, and the read operation is performed by the write address AD and the read data RD.
  • the write address AD is an address for specifying a memory cell in the MLUT 30.
  • the write address AD specifies m number of memory cells of 2 m with m signal lines.
  • the row decoder 12 receives the MLUT address via the m signal lines, decodes the MLUT address, and selects and specifies the MLUT 30 that is the target of the memory operation.
  • the memory operation address is used in both cases of the memory read operation and the write operation, and is decoded by the row decoder 12 and the column decoder 14 through m signal lines to select a target memory cell. .
  • the logical operation address LA is decoded by a decoder in the MLUT.
  • the row decoder 12 decodes x bits of m bits of the write address AD according to control signals such as a read enable signal re and a write enable signal we, and outputs a decoded address n to the MLUT 30.
  • the decode address n is used as an address for specifying a memory cell in the MLUT 30.
  • the column decoder 14 decodes y bits of the m bits of the write address AD, has the same function as the row decoder 12, outputs the decode address n to the MLUT 30, and writes the write data WD. And the read data RD are output.
  • n ⁇ t bit data is input from the MLUT array 60 to the decoder 12.
  • the row decoder outputs re and we for o rows. That is, the o line corresponds to the s line of the MLUT.
  • a word line of a specific memory cell is selected by activating only one bit out of the o bits. Since t MLUTs output n-bit data, n ⁇ t-bit data is selected from the MLUT array 60, and the column decoder 14 is used to select one of them.
  • FIG. 4 is a diagram schematically showing an MLUT configured by horizontally stacking MLUTs composed of two memory cell units.
  • the MLUT 30 shown in FIG. 4 has inputs of addresses A0L to A7L shown in FIG. 5 from the left direction and inputs of addresses A0R to A7R shown in FIG. 5 from the right direction. There are outputs of data D0L to D7L, and there are outputs of data D0R to D7R shown in FIG. 5 in the right direction.
  • this plan is composed of 8K (256 words ⁇ 16 bits ⁇ 2 MLUTs) bits.
  • FIG. 6 is a diagram illustrating an example of an MLUT using a large-capacity memory.
  • FIG. 6 is a diagram illustrating a circuit example of the MLUT illustrated in FIG.
  • the MLUT 30 illustrated in FIG. 6 includes memory cell units 31A and 31B.
  • the memory cell unit is, for example, an SRAM.
  • the memory cell unit 31A includes a plurality of memory cells that are specified by the first plurality of address lines from one side and output to the first plurality of data lines that is twice the number of the first plurality of address lines.
  • the memory cell unit 31B has a plurality of memory cells that are specified by the second plurality of address lines from the other side and output to the second plurality of data lines that is twice the number of the second plurality of address lines.
  • the MLUT 30 outputs a part of the first plurality of data lines and the second plurality of data lines to one side, and outputs the other part of the first plurality of data lines and the second plurality of data lines to the other side
  • Each memory cell unit stores truth table data in a memory cell for each direction. Therefore, each of the memory cell units 31A and 31B stores right-to-left truth table data and left-to-right truth table data. That is, the MLUT stores two truth table data each defining a specific data output direction.
  • the number of data in each memory cell unit is increased from the number of addresses, and the direction of data output from each memory cell unit is bidirectional, thereby reducing the number of required memory cells and bidirectional data output. Can be made possible.
  • FIG. 7 shows a more detailed circuit example than the MLUT shown in FIG.
  • the MLUT 30 shown in FIG. 7 includes memory cell units 31A and 31B, address decoders 11A and 11B, address selectors 15A and 15B, I / O (input / output) buffers 12A and 12B, and data selectors 13A and 13B.
  • Each of the memory cell units 31A and 31B includes an address decoder, an address selector, an I / O buffer, and a data selector.
  • Input addresses to the memory cell units 31A and 31B are addresses A0L to A7L and A8 to A15, and addresses A0R to A7R and A8 to A15, respectively. Therefore, the memory cell units 31A and 31B have a large capacity of 512K of 2 16 (65,536) words ⁇ 8 bits.
  • the memory cell units 31A and 31B have inputs of addresses A0L to A7L and A8 to A15, and addresses A0R to A7R and A8 to A15, respectively.
  • FIG. 6 is a schematic diagram and does not show a decoder or the like that is a peripheral circuit of the memory cell unit.
  • the decoders 11A and 11B described in FIG. 7 are prepared for each memory cell unit. Arranged between the address selectors 15A and 15B and the memory cell units 31A and 31B. Therefore, the decoder may decode all addresses output from the address selectors 15A and 15B.
  • the address selectors 15A and 15B are selection circuits for switching between an address line for logic operation and an address for writing. Required if the memory cell is a single port. When the memory cell is a dual port, an address selector is not necessary.
  • the data selectors 13A and 13B are selection circuits that switch output data or write data WD.
  • MRLD can use a conventional large-capacity memory device without going through semiconductor design prototyping and manufacturing for a dedicated small SRAM.
  • a memory IP Intelligent Property
  • the area of the address decoder and sense amplifier is large, and the composition ratio of the memory itself is 50% or less. . This also becomes an overhead of MRLD and is inefficient.
  • the ratio of address decoders and sense amplifiers decreases, and the memory usage efficiency increases. For this reason, the present proposal for a large-capacity memory is effective in the case of an MRLD chip.
  • the MLUT includes a memory cell unit for synchronous operation and a memory cell unit for asynchronous operation.
  • the memory cell unit for synchronous operation or the memory cell unit for asynchronous operation constitutes a pair, but there is only one memory cell unit that operates as a logic element and / or a connection element. Since both data outputs are connected by a wired OR connection or an OR circuit, data “0” is stored in all the memory cell units that do not operate.
  • FIG. 8 is a diagram showing an example of a MLUT circuit capable of synchronous and asynchronous switching.
  • 8 includes memory cell units 31A to 31D, address decoders 11A to 11D, I / O (input / output) buffers 13A to 13D, selection circuits 32A to 32D, a data selection circuit 33, and an address transition detection unit 35.
  • the address transition detector 35 includes an ATD (Address Transition Detector) circuit, and compares the logical address transmitted together with the clock with the logical address of the previous transmission to detect an address transition.
  • the address transition detection unit 35 is the same as that shown in FIG.
  • FIG. 9 is a circuit diagram of the address transition detection unit according to the present embodiment.
  • the address transition detection unit 35 shown in FIG. 9 includes negative logical sum (NOR) circuits 110A and 110B, a logical sum (OR) circuit 120, an exclusive logical sum (EOR) circuit 130, delay circuits 140A to 140C, flip-flops ( FF) 150, an inverter 160B, and a D latch 170.
  • FIG. 10 is a timing chart of the address transition detection signal shown in FIG. The circuit operation for address transition detection will be described below with reference to FIGS.
  • the signal S1 is an address input signal output from the processor.
  • Signal S2 is the output of the D latch.
  • the D latch 170 latches so as not to change for a certain period. This is to ignore subsequent address transitions due to noise or the like.
  • the signal S3 is a delayed signal output from the D latch 170. As shown in FIG. 10, the delay signal is delayed by the delay circuit 140B in order to generate a clock at the rising edge and the falling edge to generate the clock width of the signal S4.
  • the signal S4 generated as a clock signal detects a change and is output from the EOR 130.
  • the EOR 130 since the input and output of the delay circuit 140B are input, if the signal levels of the two differ, the signal level “high” is output. Thereby, an address transition can be detected.
  • the time T1 of S4 shown in FIG. 10 indicates the time from the detection of the change of the logical address to the FF fetch, and the time T2 indicates the time from the detection of the change of the logical address to reading of the memory cell unit.
  • OR circuit 120 other address transition signals are input together with the signal S4, and an OR operation value is output.
  • the output of the OR circuit 120 is delayed by the delay circuit 140C, and the signal S5 is output.
  • the signal S5 is a delay signal output from the delay circuit 140C and waits for an enable signal of the D latch 170 and inputs the clock.
  • the signal S6 is a signal extension of the signal S5 and is a pulse generation of the enable signal.
  • the NOR circuit 110A outputs a signal S7 that is a NOR operation value of the signals S5 and S6.
  • the signal S7 becomes an enable signal for the D latch 170.
  • the signal S8 is a signal obtained by inverting the signal S5 by the inverter 160A, and is used by the FF 150 as a clock for latching the address signal.
  • the signal S9 is used to enable the memory cell units 31A and 31C in the subsequent stage, the signal S10 is used as a clock (atd_clk) of the memory cell units 31A and 31C, and the signal S11 is used as an address of the memory cell units 31A and 31C.
  • the signal S10 in FIG. 10 indicates the time from detection of a change in logical address to reading from the memory.
  • the clock is generated with the address change and the memory is driven, so that the memory operates when necessary, and the memory is not driven when unnecessary.
  • the power consumption can be reduced autonomously.
  • the memory cell units 31A to 31D are synchronous SRAMs. Each of the memory cell units 31A to 31D stores truth table data for connection in the left direction and the right direction.
  • the memory cell units 31B and 31D operate in synchronization with the system clock.
  • the memory cell units 31A and 31C operate in synchronization with an ATD generation clock (also referred to as “internal clock signal”) generated by an address transition circuit 35 described later, they are asynchronous with respect to the clock (system clock).
  • the ATD generation clock operates at a frequency higher than that of the system clock signal, the memory cell units 31A and 31C provide an asynchronous function by appearing to operate asynchronously from the outside of the MLUT 30.
  • the memory cell units 31A and 31C have the same functions as the memory cell units 31A and 31B shown in FIGS. The same applies to the memory cell units 31B and 31D.
  • the address decoders 11A and 11B both decode addresses A0 to A3 inputted from the left side, and output decode signals to the memory cell units 31A and 31B, respectively, to activate the word lines of the memory cell units 31A and 31B. To do.
  • the address decoders 11C and 11D decode addresses A4 to A7 input from the right side, and output decode signals to the memory cell units 31C and 31D, respectively, to activate the word lines of the memory cell units 31C and 31D. .
  • the address decoders 11A and 11C decode the SRAM address asynchronous signal (sram_address (sync)), and the address decoders 11A and 11C decode the SRAM address synchronization signal (sram_address (sync)) and are specified by the decode signal.
  • the word line of the memory cell unit to be activated is activated.
  • each memory cell unit is a 16 word ⁇ 8 bit memory block.
  • the memory cell units 31A and 31B can use 16wordx8bitx2 in the synchronous mode and 16wordx8bitx2 in the asynchronous mode. Synchronous and asynchronous operations cannot be performed simultaneously. For example, when logical data is written to a synchronously operating memory cell unit, all "0" must be written to the asynchronously operating memory cell unit.
  • the data output of the memory cell unit may be a wired OR as shown in the figure, or an OR logic circuit may be provided.
  • the selection circuits 32A to 32D are circuits that select the operation of the memory cell units 31A and 31C for asynchronous operation or the memory cell units 31B and 31D for synchronous operation.
  • the selection circuit 32A selects the atd_ad latch address (S11 shown in FIG. 9) generated by the address transition circuit 35 and selects the SRAM address asynchronous signal (sram_address ( async)). If asynchronous operation is not selected, the logical address is output as it is.
  • the selection circuit 32B selects and outputs the ATD generation clock generated by the address transition circuit 35 when the asynchronous operation is selected by the selection signal (Select). If asynchronous operation is not selected, the clock is output as is.
  • the selection circuit 32C selects and outputs the ATD generation chip select generated by the address transition circuit 35.
  • the SRAM chip enable is output as it is.
  • the selection circuit 32D outputs the logical address as it is when the synchronous operation is selected by the selection signal (Select).
  • Truth table 1 is a truth table that forms an AND circuit using A0 and A1 and outputs it to D0.
  • truth table 2 an AND circuit is configured using A0 and A4, and a truth table output to D0 is shown. Since the logic in the truth table 1 can be logically operated only by the memory cell unit 31A using A3-A0, if “0” is written in another memory cell unit, another memory cell unit is obtained by OR operation. The problem of forbidden logic does not occur.
  • the I / O (input / output) buffers 13A to 13D read the data from the data line of the memory cell unit in synchronization with either the clock or the ATD generation clock, thereby enabling the FF function. providing.
  • the I / O (input / output) buffers 13A to 13D include a sense amplifier that amplifies a voltage output from the bit line of the memory cell.
  • the selection circuit 33 outputs the SRAM data output (O_data) as either SRAM data output or logical data output according to the selection signal.
  • FIG. 11 is a diagram illustrating an example of an MLUT.
  • the logic operation data lines D0 to D3 connect the 16 storage elements 40 in series.
  • the address decoder 9 is configured to select four storage elements connected to any of the 16 word lines based on signals input to the logic address input LA lines A0 to A3.
  • These four storage elements are connected to logic operation data lines D0 to D3, respectively, and output data stored in the storage elements to logic operation data lines D0 to D3.
  • the four storage elements 40A, 40B, 40C, and 40D can be selected.
  • the storage element 40A is connected to the logic operation data line D0
  • the storage element 40B is connected to the logic operation data line D1
  • the storage element 40D is connected to the logic operation data line D2.
  • 40D is connected to the logic operation data line D3.
  • signals stored in the storage elements 40A to 40D are output to the logic operation data lines D0 to D3.
  • the MLUTs 30A and 30B receive the logical address input LA from the logical address input LA lines A0 to A3, and values stored in the four storage elements 40 selected by the address decoder 9 based on the logical address input LA. Are output as logic operation data to the logic operation data lines D0 to D3, respectively.
  • the logical address input LA line A2 of the MLUT 30A is connected to the logical operation data line D0 of the adjacent MLUT 30B, and the MLUT 30A receives the logical operation data output from the MLUT 30B as the logical address input LA. .
  • the logic operation data line D2 of the MLUT 30A is connected to the logic address input LA line A0 of the MLUT 30B, and the logic operation data output from the MLUT 30A is received by the MLUT 30B as the logic address input LA.
  • the logic operation data line D2 of the MLUT 30A is one of 16 storage elements connected to the logic operation data line D2 based on signals input to the logic address inputs LA lines A0 to A3 of the MLUT 30A. The signal stored in one is output to the logic address input LA line A0 of the MLUT 30B.
  • the logic operation data line D0 of the MLUT 30B is one of 16 storage elements connected to the logic operation data line D0 based on signals input to the logic address input LA lines A0 to A3 of the MLUT 30B.
  • the signal stored in one is output to the logic address input LA line A2 of the MLUT 30A.
  • the MLUTs are connected to each other using a pair of address lines and data lines.
  • a pair of address lines and data lines used for MLUT connection such as the logic address input LA line A2 of the MLUT 30A and the logic operation data line D2, is referred to as an “AD pair”.
  • the MLUTs 30A and 30B have 4 AD pairs, but the number of AD pairs is not particularly limited to 4 as will be described later.
  • FIG. 12 is a diagram illustrating an example of an MLUT that operates as a logic circuit.
  • the logical address input LA lines A0 and A1 are input to the two-input NOR circuit 701
  • the logical address input LA lines A2 and A3 are input to the two-input NAND circuit 702.
  • the output of the 2-input NOR circuit 701 and the output of the 2-input NAND circuit 702 are input to the 2-input NAND circuit 703, and the output of the 2-input NAND circuit 703 is output to the logic operation data line D0. To do.
  • FIG. 13 is a diagram showing a truth table of the logic circuit shown in FIG. Since the logic circuit of FIG. 12 has four inputs, all the inputs A0 to A3 are used as inputs. On the other hand, since there is only one output, only the output D0 is used as an output. “*” Is written in the columns of outputs D1 to D3 of the truth table. This indicates that any value of “0” or “1” may be used. However, when the truth table data is actually written into the MLUT for reconstruction, it is necessary to write either “0” or “1” in these fields.
  • FIG. 14 is a diagram illustrating an example of an MLUT that operates as a connection element.
  • the MLUT as the connection element outputs the signal of the logic address input LA line A0 to the logic operation data line D1, and outputs the signal of the logic address input LA line A1 to the logic operation data line D2.
  • the logic address input LA line A2 operates to output the signal to the logic operation data line D3.
  • the MLUT as the connection element further operates to output the signal of the logic address input LA line A3 to the logic operation data line D0.
  • FIG. 15 is a diagram showing a truth table of the connection elements shown in FIG.
  • the connection element shown in FIG. 14 has 4 inputs and 4 outputs. Therefore, all inputs A0-A3 and all outputs D0-D3 are used.
  • the MLUT outputs the signal of the input A0 to the output D1, outputs the signal of the input A1 to the output D2, outputs the signal of the input A2 to the output D3, and outputs the signal of the input A3. It operates as a connection element that outputs to the output D0.
  • FIG. 16 is a diagram illustrating an example of a connection element realized by an MLUT having four AD pairs of AD pair 0, AD pair 1, AD pair 2, and AD pair 3.
  • AD0 has a logic address input LA line A0 and a logic operation data line D0.
  • AD1 has a logic address input LA line A1 and a logic operation data line D1.
  • AD2 has a logic address input LA line A2 and a logic operation data line D2.
  • AD3 has a logic address input LA line A3 and a logic operation data line D3.
  • a two-dot chain line indicates a signal flow in which a signal input to the AD pair 0 logic address input LA line A0 is output to the AD pair 1 logic operation data line D1.
  • a broken line indicates a signal flow in which a signal input to the AD pair 1 logic address input LA line A1 is output to the AD operation 2 logic operation data line D2.
  • a solid line indicates a flow of a signal in which a signal input to the logic address input LA line A2 of the AD pair 2 is output to the logic operation data line D3 of the AD pair 3.
  • a one-dot chain line indicates a signal flow in which a signal input to the logic address input LA line A3 of the AD pair 3 is output to the logic operation data line D0 of the AD pair 0.
  • the MLUT 30 has four AD pairs, but the number of AD pairs is not particularly limited to four.
  • FIG. 17 is a diagram illustrating an example in which one MLUT operates as a logic element and a connection element.
  • the logical address input LA lines A 0 and A 1 are input to the two-input NOR circuit 121, and the output of the two-input NOR circuit 121 and the logical address input LA line A 2 are connected to the two-input NAND circuit 122.
  • a logic circuit is provided that inputs and outputs the output of the 2-input NAND circuit 122 to the logic operation data line D0.
  • a connection element for outputting the signal of the logic address input LA line A3 to the logic operation data line D2 is formed.
  • FIG. 18 shows a truth table of the logic elements and connection elements shown in FIG.
  • the logic operation of FIG. 17 uses three inputs D0 to D3 and uses one output D0 as an output.
  • the connection element in FIG. 18 is a connection element that outputs the signal of the input A3 to the output D2.
  • FIG. 19 is a diagram illustrating an example of logical operations and connection elements realized by an MLUT having four AD pairs of AD0, AD1, AD2, and AD3. Similar to the MLUT shown in FIG. 16, AD0 has a logic address input LA line A0 and a logic operation data line D0. AD1 has a logic address input LA line A1 and a logic operation data line D1. AD2 has a logic address input LA line A2 and a logic operation data line D2. AD3 has a logic address input LA line A3 and a logic operation data line D3. As described above, the MLUT 30 realizes two operations, ie, a logic operation with three inputs and one output and a connection element with one input and one output, with one MLUT 30.
  • AD0 has a logic address input LA line A0 and a logic operation data line D0.
  • AD1 has a logic address input LA line A1 and a logic operation data line D1.
  • AD2 has a logic address input LA line A2 and a logic operation data line D2.
  • the logic operation is performed by using the logic address input LA line A0 of AD pair 0, the logic address input LA line A1 of AD pair 1 and the logic address input LA line A2 of AD pair 2 as inputs. use. Then, the address line of the logic operation data line D0 of AD pair 0 is used as an output. Further, the connection element outputs a signal input to the logic address input LA line A3 of the AD pair 3 to the logic operation data line D2 of the AD pair 2 as indicated by a broken line.
  • FIG. 20 is a conceptual diagram showing an example of connection between an external system and MRLD.
  • the external system 120 is an information processing apparatus or a device realized by SoC.
  • the external system 120 is connected to the MRLD 20 shown in FIG. 5 and receives a data output from the MRLD 20 and performs a logical operation for determining page switching. Through the connection, the page switching signal is sent to the addresses A8 to A15. Is output.
  • SoC By mounting the SoC in the external system, a highly functional device can be realized together with the MRLD 20.
  • FIG. 21 shows an example of the hardware configuration of the information processing apparatus.
  • the information processing apparatus 210 includes a processor 211, an input unit 212, an output unit 213, a storage unit 214, and a drive device 215.
  • the processor 211 executes the placement / wiring software input to the input unit 212, a circuit description language such as C language description or hardware description language (HDL) for designing an integrated circuit, and the software.
  • the truth table data generated by the above is stored in the storage unit 214.
  • the processor 211 executes placement / wiring software, performs the following placement / wiring processing on the circuit description stored in the storage unit 214, and outputs truth table data to the output unit 213.
  • a reconfigurable semiconductor device 20 (not shown in FIG.
  • the drive device 215 is a device that reads and writes a storage medium 217 such as a DVD (Digital Versatile Disc) or a flash memory.
  • the drive device 215 includes a motor that rotates the storage medium 217, a head that reads and writes data on the storage medium 217, and the like.
  • the storage medium 217 can store a logical configuration program or truth table data.
  • the drive device 215 reads the program from the set storage medium 217.
  • the processor 211 stores the program or truth table data read by the drive device 215 in the storage unit 214.
  • truth table data When the truth table data is read into the semiconductor device 20, functions as a logical element and / or a connection element are constructed by specific means in which the truth table data and hardware resources cooperate.
  • the truth table data can also be said to be data having a structure indicating a logical structure called a truth table.

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Abstract

　再構成可能デバイスとアナログ回路とをワンチップで形成し、アナログ回路の制御を、再構成可能デバイスで行うことができるようにする。再構成可能な半導体装置（１）は、互いにアドレス線又はデータ線で接続する複数の論理部（２０）と、複数の入出力部、および出力アンプを有するアナログ部（１０）と、を備え、前記各論理部（２０）は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、前記複数の論理部（２０）と、前記アナログ部（１０）が同一チップパッケージ内に実装されている。

Description

再構成可能な半導体装置
　本発明は、再構成可能な半導体装置に関する。
　近年、半導体製造プロセスの微細化による高集積化により、ひとつのＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）上にシステムのほとんどを集積したＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）が一般的になってきた。ＳｏＣと、複数の単機能ＬＳＩを基板に実装した場合を比較すると、プリント基板上の占有面積の削減、高速化、低消費電力、コスト低減など優位な点が多々生じる。
　例えば、ハードマクロブロックと、電力制御部と、マルチ閾値ＣＭＯＳロジック回路と、を備えるシステムオンチップが提案されている（特許文献１）。当該システムオンチップは、ハードマクロブロックに対してパワーオフさせることによって、システムオンチップの全体の漏れ電流を減らすことができる。
特開２０１３－２１９６９９号公報
　近年、ＦＰＧＡ（ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ　ｇａｔｅ　ａｒｒａｙ）等の再構成可能デバイスは、微細化が進んでいる。アナログ回路には、半導体装置より、高い動作電圧と電流が必要となり、微細化ができにくいため、特に微細化が進んでいるＦＰＧＡ等では、アナログ回路を同じチップに搭載できず、外部にアナログ回路を用意する必要がある。一方で、ＳｏＣ等のように、半導体装置とアナログ回路を含むシステムを１チップ化した場合、アナログ回路等の改訂が必要となった際、回路設計が都度必要になる。
　上記課題を解決する形態は、以下の項目セットにより示されるように、再構成可能デバイスと、アナログ回路をワンチップで形成し、アナログ回路の制御を、再構成可能デバイスで行うことができる。
　［項目１］
　再構成可能な半導体装置であって、
　互いにアドレス線又はデータ線で接続する複数の論理部と、
　複数の入出力部、および出力アンプを有するアナログ部と、を備え、
　前記各論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、
　前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されている、再構成可能な半導体装置。
　［項目２］
　プロセッサをさらに備え、
　前記複数の論理部、前記アナログ部、および前記プロセッサは、互いにバスを介して接続されており、
　前記複数の論理部は、前記メモリセルユニットに構成データが書き込まれることにより論理回路を再構成し、前記構成データにより前記プロセッサの機能の一部を実行する、項目１に記載の半導体装置。
　［項目３］
　前記プロセッサは、前記構成データを保持するとともに、前記保持される構成データを、前記複数の論理部に出力して、前記複数の論理部を再構成する、項目１又は２に記載の半導体装置。
　［項目４］
　前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記アナログ部の制御又は設定を行う、項目１～３の何れか１項に記載の再構成可能な半導体装置。
　［項目５］
　前記アナログ部は、デジタル入出力、レベルシフタ回路、及び、アンプを有し、
　前記アナログ線とレベルシフタ回路の出力が接続し、前記データ線と前記アンプ入力が接続する、項目１～４の何れか１項に記載の再構成可能な半導体装置。
　［項目６］
　前記メモリセルユニットは、マルチルックアップテーブルとして動作する、項目１～５の何れか１項に記載の再構成可能な半導体装置。
　［項目７］
　前記アナログ部は、第１デジタル入力、第２デジタル入力、第１アンプ、及び第２アンプを有し、
　前記真理値表データが、何れかの前記デジタル入力と、何れかの前記アンプとを接続する、項目２～６の何れか１項に記載の再構成可能な半導体装置。
　［項目８］
　前記各論理部は、
　複数のアドレス線と、
　複数のデータ線と、
　システムクロック信号を受け取るクロック信号線と、
　クロック信号に同期して動作する第１及び第２のメモリセルユニットと、
　アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力する第１アドレスデコーダと、
　アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力する第２アドレスデコーダと、
　前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、項目１～７の何れか１項に記載の再構成可能な半導体装置。
　［項目９］
　前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、及び、
　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０が書き込まれるように構成される、項目１～８の何れか１項に記載の再構成可能な半導体装置。
　［項目１０］
　クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードするように構成される、項目８又は９に記載の再構成可能な半導体装置。
　［項目１１］
　前記第１及び第３メモリセルユニットをまたがる論理演算を、禁止論理として生成しないように構成される真理値表データを格納する項目１０に記載の再構成可能な半導体装置。
　［項目１２］
　再構成可能な半導体装置の制御方法であって、
　前記半導体装置は、
　互いにアドレス線又はデータ線で接続する複数の論理部と、複数の入出力部、および出力アンプを有するアナログ部と、を備え、
　前記各論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、
　前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されており、
　前記アナログ部は、第１デジタル入力、第２デジタル入力、第１アンプ、及び第２アンプを有し、
　前記各論理部は、
　複数のアドレス線と、
　複数のデータ線と、
　システムクロック信号を受け取るクロック信号線と、
　第１アドレスデコーダと、
　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
を備え、
　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力し、
　前記第１メモリセルユニットに保持される真理値表データが、何れかの前記デジタル入力と、何れかの前記アンプとを接続する、再構成可能な半導体装置の制御方法。
　［項目１３］
　前記論理部は、
　第２アドレスデコーダと、
　複数のメモリセルを有し、且つクロック信号に同期して動作する第２メモリセルユニットと、
前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
　前記第２アドレスデコーダは、前記アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力し、
　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、
　前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、項目１２に記載の再構成可能な半導体装置の制御方法。
　［項目１４］
　クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードする、項目１３に記載の再構成可能な半導体装置の制御方法。
　［項目１５］
　前記メモリセルユニットは、配線要素及び／又は論理要素を構成する真理値表データを格納して、マルチルックアップテーブルとして動作する、項目１２～１４の何れか１項に記載の再構成可能な半導体装置。
　［項目１６］
　再構成可能な半導体装置を制御するためのプログラムにおいて、
　前記半導体装置は、
　互いにアドレス線又はデータ線で接続する複数の論理部と、複数の入出力部、および出力アンプを有するアナログ部と、を備え、
　前記各論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、
　前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されており、
　前記アナログ部は、第１デジタル入力、第２デジタル入力、第１アンプ、及び第２アンプを有し、
　前記各論理部は、
　複数のアドレス線と、
　複数のデータ線と、
　システムクロック信号を受け取るクロック信号線と、
　第１アドレスデコーダと、
　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
を備え、
　前記第１メモリセルユニットに、保持される真理値表データが、何れかの前記デジタル入力と、何れかの前記アンプとを接続する処理を、を実行させることを特徴とするプログラム。
　［項目１７］
　項目１６に示すプログラムを格納する記憶媒体。
　本発明に係る一実施形態は、同期メモリを用いて、同期非同期切り替え可能であり、且つ再構成可能な半導体装置が実現される。
本実施形態に係るＭＲＬＤチップの一例を示すフロアプランである。 本実施形態に係るＭＲＬＤチップの一例を示す断面図である。 本実施形態に係るアナログ回路付きＭＲＬＤチップの詳細例を示すフロアプランの第1例である。 図２Ａに示すＭＲＬＤチップの動作例を示す図である。 本実施形態に係るアナログ回路付きＭＲＬＤチップの詳細例を示すフロアプランの第２例である。 ＭＲＬＤチップに搭載されるプロセッサの一例である。 アナログ回路のＡＤコンバータの一例である。 本実施形態に係る半導体装置の全体構成の第１例を示す図である。 ２メモリセルユニットからなるＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。 大容量メモリを用いたＭＬＵＴの一例を示す図である。 図５に示すＭＬＵＴの回路例を示す図である。 図５に示すＭＬＵＴを用いたＭＲＬＤを説明する図である。 同期非同期切り替え可能なＭＬＵＴの回路例を示す図である。 本実施形態に係るアドレス遷移検出部の回路図である。 図９に示したアドレス遷移検出の信号のタイミングチャートである。 ＭＬＵＴの一例を示す図である。 論理回路として動作するＭＬＵＴの一例を示す図である。 図１２に示す論理回路の真理値表を示す図である。 接続要素として動作するＭＬＵＴの一例を示す図である。 図１４に示す接続要素の真理値表を示す図である。 ４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。 １つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。 図１７に示す論理要素及び接続要素の真理値表を示す。 ＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。 外部システムとＭＲＬＤの接続一例を示す概念図である。 情報処理装置のハードウェア構成の一例を示す。
　以下、図面を参照して、以下の構成に基づき、再構成可能な半導体装置を説明する。１．ＭＲＬＤチップ、２．ＭＲＬＤ、３．ＭＬＵＴ、４．同期／非同期ＭＬＵＴ、５．ＭＬＵＴの論理動作、及び、６．真理値表データの生成方法の順に説明する
　１．ＭＲＬＤチップ
　再構成可能な論理デバイスをＭＲＬＤ（Ｍｅｍｏｒｙ　ｂａｓｅｄ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）（登録商標）と呼ぶ。ＭＲＬＤは、メモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ－ｂａｓｅｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）」（登録商標）と同様に、各ＭＬＵＴ間が、配線要素を介在せずに直接接続する点で共通するが、メモリＩＰとして供給される同期ＳＲＡＭの機能を有効に活用する点において、区別される。
　図１Ａは、本実施形態に係るＭＲＬＤチップの一例を示すフロアプランである。図１Ａに示すアナログ回路付きＭＲＬＤチップ１（以下、「ＭＲＬＤチップ」と呼ぶ）は、互いにアドレス線又はデータ線で接続する複数の論理部２０、及び、複数の入出力部と、出力アンプとを有するアナログ部１０を備え、前記各論理部２０は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されている。なお、論理部２０は、ＭＲＬＤ２０である。
　図１Ｂは、本実施形態に係るＭＲＬＤチップの一例を示す断面図である。ＭＲＬＤ２０とアナログ部１０は、レジン２に覆われ、インターポーザー基板３の上に載置されている。ＭＲＬＤ２０とアナログ部１０は、インターポーザー基板３上の基板電極や金線を介して、電気的に接続されている。インターポーザー基板３はさらに、外部端子４を介してプリント配線基板５の上に載置される。
　半導体デバイスの様々な機能は、複雑な工程を経てシリコンチップ上に作り込まれた集積回路が実現している。そのシリコンチップは非常に繊細なため、ちょっとしたゴミや水分などの影響で動作しなくなる。また、光が誤動作の原因となる場合もある。こうしたトラブルを防止するため、シリコンチップをパッケージで保護している。
　半導体製造プロセスは、微細化の方向にあるが、本実施形態に係るアナログ回路付きＭＲＬＤチップ１の製造は、アナログ回路も製造可能な半導体製造プロセスで行われる。よって、微細化の効果を犠牲にして、ワンチップ化し、上記チップ化の効果を有するとともに、アナログ回路の設計負荷を低減している。
　再び図１Ａに戻ると、アナログ部１０には、レベルシフタ（ＬＳ）、比較器（Ｃｏｍｐ）、アンプ（Ａｍｐ）を有する。レベルシフタは、図示しない２つの電源電圧で制御されており、入力電圧に、各々の電源電圧を加えれば、昇圧又は降圧が可能になる。比較器は、２つの電圧の大きさを比較し、その比較の結果によって異なる値を出力する素子である。比較器には２つの入力端子が備わっており、それぞれの入力端子にアナログ電圧を与えると、入力された電圧のどちらが大きいかによって出力の値が切り替わるようになっている。比較器の出口にレベルシフタを設けたり、アンプの入口にレベルシフタを設ける等、複数の回路をアナログ部１０内で組み合わせてもよい。
　ＭＲＬＤチップ１は、構成ユニット２２をさらに有する。構成ユニット２２は、ＭＲＬＤ２０の構成データを読み出す、又は、書き込む機能を有する。
　図２Ａは、本実施形態に係るアナログ回路付きＭＲＬＤチップの詳細例を示すフロアプランである。下に示す表１は、図２Ａに示すＭＲＬＤチップ１の信号名、及び端子機能を示す。図２Ａに示すＭＲＬＤ２０は、ＭＬＵＴ（後述）を１２×１２個搭載する。ＭＲＬＤチップ１のアナログ部１０は、複数個のレベルシフタ（ＬＳ）、比較器（Ｃｏｍｐ）、プログラマブルゲインアンプ（ＰＧＡ）等のアナログ回路を搭載する。アナログ電源５Ｖ、ロジック電源１．８Ｖ、ＧＮＤ：０Ｖ、ピン数１４４ｐｉｎを有する。
　ＭＬＵＴは、１６ｗｏｒｄ×８ｂｉｔのメモリセルユニットを、同期用、非同期用に２個有する。構成ユニット２２が、外部端子のバスから構成データを入力し、ＭＬＵＴへ個別に構成データを書き込む。
　ＭＲＬＤチップ１の外部には、距離センサ１１１、比較器ＶＲＥＦ用分圧回路１１２、モータドライバ１１３が設けられる。ＭＲＬＤチップ１は、外部機器（距離センサ１１１及び比較器ＶＲＥＦ用分圧回路１１２）からの入力を、アナログ部１０で受けて、レベルシフタにより、信号電圧を調整した後に、ＭＲＬＤ２０は、アドレス信号として入力を受ける。また、ＭＲＬＤチップ１は、ＭＲＬＤ２０のデータ出力信号を、ＰＧＡで増幅して、モータドライバ１１３に出力する。
Figure JPOXMLDOC01-appb-T000001
　図２Ｂは、図２Ａに示すＭＲＬＤチップの動作例を示す図である。外部に距離センサ１１１が配置される。以下、ＭＲＬＤチップ１の機能を動作例を用いて説明する。
　図２Ｂでは、図２Ａに示す例に加えて、ＭＲＬＤチップ１の外部に、状態表示ＬＥＤ１１４、モータの回転数設定回路１１５、モータの回転制御スイッチ１１６を有する。
　距離センサの制御（点線の信号線で示す）
　ＭＲＬＤは、内蔵の比較器を使用して、距離センサの出力をモニタすることができる。
さらに、ＭＲＬＤチップ１の外部にある比較器ＶＲＥＦ用分圧回路１１２から比較器のＶＲＥＦに各々の電圧が入力される。距離センサ１１１の出力がすべてのコンパレータの入力に接続される。距離センサ１１１は電圧を出力する。その電圧が各ＶＲＥＦと比較されて比較器はＨまたはＬを出力する。その信号を５Ｖ－＞１．８Ｖのレベルシフタを通ってＭＲＬＤ２０に入力される。ＭＲＬＤ２０はその信号をＭＰＩＯ＿ｘ（ｘは使用する端子）に出力し、ＬＥＤ１１４を点灯させる。
　モータドライバの制御（点線の信号線で示す）
　ＭＲＬＤ２０に入力された比較器の出力は、そのＯＲ論理をＭＲＬＤ２０内で生成して、モータドライバ１１３のＯＮ／ＯＦＦ制御を行う。モータドライバ１１３はＶＲＥＦの値によりＰＷＭ制御する。ＭＲＬＤチップ１に内蔵されたＰＧＡにより、モータドライバへのＶＲＥＦを設定する。ＭＰＩＯ＿ｘから３ｂｉｔの信号を入力し、ＭＲＬＤ２０から１．８Ｖ－＞５Ｖレベルシフタを通ってＰＧＡのゲイン設定をする。ゲイン設定は１倍、２倍、５倍、１０倍を設定可能である。
　ＰＧＡの入力（ＰＧＡＩＮ）は固定電圧を入力しておいて、それをゲイン設定することでＰＧＡＯＵＴの電圧を可変することでモータ速度を変えることができる。モータの回転ＯＮ／ＯＦＦ、正転／逆転のコントロールもＭＰＩＯ＿ｘから入力し、比較器出力とＭＲＬＤ内で論理をとり、１．８Ｖ－＞５Ｖレベルシフタを通ってモータドライバのコントロール端子（ＦＩＮ／ＲＩＮ）に入力される。
　これにより、例えば、距離センサ１１１の入力を使用して、モータドライバ１１３の出力を制御することができる。加えて、図２Ｂの点線で例示するように、ＭＲＬＤ２０を再構成することで、距離センサ１１１Ａからモータドライバ１１３Ａ、距離センサ１１１Ａからモータドライバ１１３Ｂ、距離センサ１１１Ｂからモータドライバ１１３Ａ、距離センサ１１１Ｂからモータドライバ１１３Ｂのいずれかの動作制御に切り替え可能になる。さらに、距離センサ１１１Ａからモータドライバ１１３Ａ、及び、距離センサ１１１Ｂからモータドライバ１１３Ｂ、並びに、距離センサ１１１Ａからモータドライバ１１３Ｂ、及び、距離センサ１１１Ｂからモータドライバ１１３Ａの同時動作なども行うことができる。
　このように、ＭＲＬＤ２０の構成データを変更するだけで、アナログ部１０の再構成機能を提供する。
　図２Ｃは、本実施形態に係るアナログ回路付きＭＲＬＤチップの詳細例を示すフロアプランの第２例である。図２Ｃに示すＭＲＬＤチップ１は、アナログ部１０およびＭＲＬＤ２０に加えて、プロセッサ５０を備える。ＭＲＬＤ２０、アナログ部１０、およびプロセッサ５０は、互いにバス７０を介して接続されている。
　バスコントローラ７２は、ＭＲＬＤ２０の真理値データを、バス７０を介して書き込む時にバス７０のデータをコントロールして外部とＭＲＬＤ２０を繋ぐとともに、各々のブロック（ＭＲＬＤ２０、アナログ部１０、およびプロセッサ５０）の信号（データ）を制御する。
　例えば、アナログ部１０およびＭＲＬＤ２０間の信号、アナログ部１０およびプロセッサ５０間の信号、プロセッサ５０およびＭＲＬＤ２０間の信号である。この時、バスコントローラ７２は、信号同士がぶつからないように、信号の伝達を制御する。
　バスコントローラ７２により、アナログ部１０、ＭＲＬＤ２０、プロセッサ５０の間の配線を共通にすることで、配線面積の最小化が可能になる。
　アナログ部１０は、図２Ａおよび図２Ｂに加えて、アナログデジタル変換回路ＡＤを有する。
　図２Ｄは、ＭＲＬＤチップに搭載されるプロセッサの一例である。プロセッサ５０は、演算命令に従い演算処理を実行するプロセッサコア５２、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）５３、ＲＡＭ５４、ＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）回路５６、クロック回路５７、タイマー回路５８を有し、それらは内部バス５１を介して接続されている。
　プロセッサ５０は、ＭＲＬＤチップ１の外部からデータやプログラムを読み込むことも可能であり、また、ＭＲＬＤ２０内に保持されるデータやプログラムを読み込むことも可能である。読み込んだデータは、ＲＡＭ５４に記憶される。
　プロセッサ５０は、ＭＬＵＴ３０の真理値データ（構成データ）を、上記のデータとして保持して、ＭＲＬＤ２０に出力して、ＭＲＬＤ２０を再構成する。
　ＭＲＬＤ２０は、プロセッサ５０から送信される真理値データで再構成されることにより、プロセッサ５０の機能の一部を実行する。
　ＭＲＬＤチップ１内のＭＲＬＤ２０は、プロセッサ５０の機能（例えば、プロセッサコアの演算機能、ＲＡＭ、ＰＷＭ、クロック、タイマー）を構成可能である。プロセッサ５０よりも、ＭＲＬＤ２０は、並列処理に優れるため、プロセッサ５０にはない並列処理機能を、ＭＲＬＤ２０で構成することにより、ＭＲＬＤチップ１の再構成性を高めることができる。
　プロセッサ５０に、ＭＲＬＤチップ１のシステム管理をさせ、ＭＲＬＤ２０のロジック機能とアナログ機能をコントロールさせる事ができる。
　図２Ｅは、アナログ部に含まれるアナログデジタル変換回路ＡＤの一例である。図２Ｅに示すアナログデジタル変換回路は、外部から入力されるアナログ信号を１２ビットのデジタル信号に変換している。アナログデジタル変換回路は、４つの単位変換回路１０２を備え、単位変換回路１０２の各々が、ＡＤＣと、ＤＡＣと、ＡＭＰを備えている。１つの単位変換回路１０２で、デジタル化された後に、デジタル変換中に入力されるアナログ信号を、後段にある単位変換回路がデジタルに変換することで、１２ビットのＡＤ変換が実現される。１つの単位変換回路が次から次へと処理することで、パイプラインで信号処理する。
　なお、図２Ｅに示すＡＤ変換回路に以外でも、逐次比較型（分解能も高く、スピードも出し易い）、デルタシグマ型（分解能は一番高くできるが、変換速度が遅い）、フラッシュ型（高速性は一番だが、分解能が出にくく回路構成が大きい）等であってもよい。
　２．ＭＲＬＤ
　図３は、本実施形態に係る半導体装置の全体構成の一例を示す図である。図３に示す２０は、ＭＲＬＤの一例である。ＭＲＬＤ２０は、同期ＳＲＡＭを利用したＭＬＵＴ３０を複数個、アレイ状に配置したＭＬＵＴアレイ６０、ＭＬＵＴ３０のメモリ読出し動作、書込み動作を特定する行デコーダ１２、及び、列デコーダ１４を有する。
　ＭＬＵＴ３０は、同期ＳＲＡＭで構成される。メモリの記憶素子には、真理値表とみなされるデータがそれぞれ記憶されることで、ＭＬＵＴ３０は、論理要素、又は、接続要素、又は、論理要素及び接続要素として動作する論理動作を行う。
　ＭＲＬＤ２０の論理動作では、実線で示される論理用アドレスＬＡ、及び論理用データＬＤの信号を使用する。論理用アドレスＬＡは、論理回路の入力信号として使用される。そして、論理用データＬＤは、論理回路の出力信号として使用される。ＭＬＵＴ３０の論理用アドレスＬＡは、隣接するＭＬＵＴの論理用データＬＤのデータ線と接続している。
　ＭＲＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴ３０は、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。ＭＬＵＴ３０が、論理要素、及び接続要素を実現するための真理値表データの書き換えは、メモリへの書き込み動作によりなされる。
　ＭＲＬＤ２０の書き込み動作は、書込用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、書込用アドレスＡＤ、及び読出用データＲＤによりなされる。
　書込用アドレスＡＤは、ＭＬＵＴ３０内のメモリセルを特定するアドレスである。書込用アドレスＡＤは、m本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。行デコーダ１２は、m本の信号線を介してＭＬＵＴアドレスを受け取るとともに、ＭＬＵＴアドレスをデコードして、メモリ動作の対象となるＭＬＵＴ３０を選択し特定する。メモリ動作用アドレスは、メモリの読出し動作、書き込み動作、両方の場合で使用され、m本の信号線を介して、行デコーダ１２、列デコーダ１４でデコードされて、対象となるメモリセルを選択する。なお本実施形態においては、後述するが、論理用動作アドレスＬＡのデコードは、ＭＬＵＴ内のデコーダにより行う。
　行デコーダ１２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、書込用アドレスＡＤのｍビットのうちｘビットをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０内のメモリセルを特定するアドレスとして使用される。
　列デコーダ１４は、書込用アドレスＡＤのｍビットのうちｙビットをデコードし、行デコーダ１２と同様の機能を有して、デコードアドレスｎをＭＬＵＴ３０に対して出力するとともに、書込用データＷＤの入力、及び、読出用データＲＤを出力する。
　なお、ＭＬＵＴのアレイがｓ行ｔ列である場合、ＭＬＵＴアレイ６０からはｎ×ｔビットのデータがデコーダ１２に入力される。ここで、各行毎のＭＬＵＴを選択するために行デコーダはｏ行分のｒｅ，ｗｅを出力する。つまり、ｏ行は、ＭＬＵＴのｓ行に相当する。ここでｏビットのうち、1ビットだけをアクティブにすることで、特定のメモリセルのワード線が選択される。そしてｔ個のＭＬＵＴがｎビットのデータを出力するため、ｎ×ｔビットのデータがＭＬＵＴアレイ６０から選択され、そのうち１列を選択するのに列デコーダ１４が使われる。
　３．ＭＬＵＴ
　図４は、２メモリセルユニットからなるＭＬＵＴを横積みして構成されるＭＬＵＴを概略的に示す図である。図４に示すＭＬＵＴ３０は、左方向から図５に示すアドレスＡ０Ｌ～Ａ７Ｌの入力があり、及び、右方向から図５に示すアドレスＡ０Ｒ～Ａ７Ｒの入力があり、また、左方向へ図５に示すデータＤ０Ｌ～Ｄ７Ｌの出力があり、右方向へ図５に示すデータＤ０Ｒ～Ｄ７Ｒの出力がある。ｎ値＝８のＭＬＵＴは従来方式では１ＭビットとなりＣＬＢ相当が４Ｍビットと大規模化してしまう。それに対して本案では後述するように、８Ｋ（２５６ワード×１６ビット×ＭＬＵＴ２個）ビットで構成される。
　図６は、大容量メモリを用いたＭＬＵＴの一例を示す図である。
　図６は、図５に示すＭＬＵＴの回路例を示す図である。図６に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ、３１Ｂを有する。メモリセルユニットは、例えば、ＳＲＡＭである。図６に示されるように、メモリセルユニット３１Ａは、一辺からの第１複数アドレス線により特定されて、第１複数アドレス線の２倍の数の第１複数データ線に出力する複数のメモリセルを有し、メモリセルユニット３１Ｂは、他辺からの第２複数アドレス線により特定されて、第２複数アドレス線の２倍の数の第２複数データ線に出力する複数のメモリセルを有し、ＭＬＵＴ３０は、第１複数データ線及び第２複数データ線の一部を、一辺へ出力するとともに、第１複数データ線及び第２複数データ線の他の一部を、他辺へ出力する。
　各メモリセルユニットは、一方向毎に真理値表データをメモリセルに記憶する。そのため、メモリセルユニット３１Ａ及び３１Ｂの各々には、右から左方向用の真理値表データ、及び、左から右方向用の真理値表データを記憶する。すなわち、ＭＬＵＴは、それぞれが特定のデータ出力方向を規定する２つの真理値表データを記憶する。
　各メモリセルユニットのデータ数を、アドレス数より増やすとともに、各メモリセルユニットからデータ出力の方向を双方向にすることで、必要なメモリセルの数を少なくし、且つ、双方向へのデータ出力を可能にすることができる。
　図７は、図６に示すＭＬＵＴより詳細な回路例を示す。図７に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ、３１Ｂ、アドレスデコーダ１１Ａ、１１Ｂ、アドレスセレクタ１５Ａ、１５Ｂ、Ｉ／Ｏ（入出力）バッファ１２Ａ、１２Ｂ、及び、データセレクタ１３Ａ、１３Ｂを有する。メモリセルユニット３１Ａ、３１Ｂは、それぞれ、アドレスデコーダ、アドレスセレクタ、及びＩ／Ｏバッファ、及び、データセレクタを有する。メモリセルユニット３１Ａ、３１Ｂへの入力アドレスが、それぞれ、アドレスＡ０Ｌ～Ａ７Ｌ、Ａ８～Ａ１５、及び、アドレスＡ０Ｒ～Ａ７Ｒ、Ａ８～Ａ１５となる。そのため、メモリセルユニット３１Ａ、３１Ｂは、２の１６乗（６５，５３６）ワード×８ビットの５１２Ｋの大容量となる。
　図７では、メモリセルユニット３１Ａ、３１Ｂは、それぞれアドレスＡ０Ｌ～Ａ７Ｌ、Ａ８～Ａ１５、及び、アドレスＡ０Ｒ～Ａ７Ｒ、Ａ８～Ａ１５の入力を有する。
　なお、図６は、概略図であり、メモリセルユニットの周辺回路であるデコーダ等は、示しておらず、デコーダは図７で説明したデコーダ１１Ａ、１１Ｂが、各メモリセルユニット毎に用意され、アドレスセレクタ１５Ａ、１５Ｂと、メモリセルユニット３１Ａ、３１Ｂの間に配置される。よって、デコーダは、アドレスセレクタ１５Ａ、１５Ｂから出力される全てのアドレスをデコードしてもよい。
　アドレスセレクタ１５Ａ、１５Ｂは、論理動作用のアドレス線か、書込み用のアドレスかを切り替えるための選択回路である。メモリセルがシングルポートの場合、必要となる。メモリセルをデュアルポートとする場合、アドレスセレクタは不要である。データセレクタ１３Ａ、１３Ｂは、出力データ、又は、書込みデータＷＤを切り替える選択回路である。
　ＭＲＬＤは専用の小型のＳＲＡＭに関する半導体設計試作、製造を経なくても、従来の大容量のメモリデバイスを利用できる。ＭＲＬＤをチップで構成する際、メモリＩＰ（Intellectual Property）を使うが、従来のＭＬＵＴが求めている微小メモリ容量では、アドレスデコーダやセンスアンプの面積が大きくメモリ自体の構成比率は５０％以下になる。このことは、ＭＲＬＤのオーバヘッドにもなり、効率が悪い。大容量メモリになるとアドレスデコーダやセンスアンプの比率は下がり、メモリ使用効率が上がる。そのため、大容量メモリにあった本案はＭＲＬＤチップの場合有効になる。
　４．同期／非同期ＭＬＵＴ
　本実施形態に係るＭＬＵＴは、同期動作用のメモリセルユニットと、非同期動作用のメモリセルユニットを備える。同期動作用のメモリセルユニット又は非同期動作用のメモリセルユニットは、ペアを構成するが、論理要素及び／又は接続要素として動作するメモリセルユニットは、何れか１つである。両者のデータ出力を、ワイヤードオア接続、又は、ＯＲ回路で接続されるため、動作しないメモリセルユニットには、全て「０」のデータが格納される。
　図８は、同期非同期切り替え可能なＭＬＵＴの回路例を示す図である。図８に示すＭＬＵＴ３０は、メモリセルユニット３１Ａ～３１Ｄ、アドレスデコーダ１１Ａ～１１Ｄ、Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄ、選択回路３２Ａ～３２Ｄ、データ選択回路３３、及びアドレス遷移検出部３５を有する。アドレス遷移検出部３５は、ＡＴＤ（Address Transition Detector）回路を含み、クロックとともに、送信される論理アドレスを、前回送信の論理アドレスと比較して、アドレス遷移を検出する。アドレス遷移検出部３５は、図９に示したものと同じである。
　４．１　アドレス遷移検出部
　図９は、本実施形態に係るアドレス遷移検出部の回路図である。図９に示されるアドレス遷移検出部３５は、否定論理和（ＮＯＲ）回路１１０Ａ、１１０Ｂ、論理和（ＯＲ）回路１２０、排他的論理和（ＥＯＲ）回路１３０、遅延回路１４０Ａ～１４０Ｃ、フリップフロップ（ＦＦ）１５０、インバータ１６０Ｂ、及びＤラッチ１７０を有する。
　図１０は、図９に示したアドレス遷移検出の信号のタイミングチャートである。以下、図９及び図１０を説明して、アドレス遷移検出の回路動作を説明する。
　信号Ｓ１は、プロセッサから出力されるアドレス入力信号である。信号Ｓ２は、Ｄラッチの出力である。Ｄラッチ１７０は、信号Ｓ１に変化があった場合、一定期間変化しないようにラッチする。これは、ノイズ等で後続のアドレス遷移を無視するためである。
　信号Ｓ３は、Ｄラッチ１７０から出力される遅延信号である。遅延信号は、図１０に示されるように、立ち上がりおよび立ち下がりでクロックを作って、信号Ｓ４のクロック幅を生成するために、遅延回路１４０Ｂで遅延される。
　クロック信号として生成される信号Ｓ４は、変化を検出して、ＥＯＲ１３０から出力される。ＥＯＲ１３０では、遅延回路１４０Ｂの入力と、出力とが入力されるので、両者の信号レベルが異なると、信号レベル「ハイ」を出力する。これにより、アドレス遷移を検出することができる。図１０に示すＳ４の時間Ｔ１は、論理アドレスの変化検出からＦＦ取り込みでの時間を示し、時間Ｔ２は、論理アドレス変化検出からメモリセルユニット読出しまでの時間を示す。
　ＯＲ回路１２０では、信号Ｓ４とともに、他のアドレス遷移の信号が入力され、ＯＲ演算値を出力する。ＯＲ回路１２０の出力は、遅延回路１４０Ｃで遅延されて、信号Ｓ５が出力される。
　信号Ｓ５は、遅延回路１４０Ｃから出力される遅延信号であり、Ｄラッチ１７０のイネーブル信号待ちしてクロック入力する。
　信号Ｓ６は、信号Ｓ５の信号延長であり、イネーブル信号のパルス生成である。ＮＯＲ回路１１０Ａは、信号Ｓ５とＳ６のＮＯＲ演算値である信号Ｓ７を出力する。そして、信号Ｓ７は、Ｄラッチ１７０のイネーブル信号となる。信号Ｓ８は、信号Ｓ５をインバータ１６０Ａで反転した信号で、ＦＦ１５０で、アドレス信号のラッチのクロックとして使用される。信号Ｓ９は、後段にあるメモリセルユニット３１Ａ及び３１Ｃのイネーブル、信号Ｓ１０は、メモリセルユニット３１Ａ及び３１Ｃのクロック（ａｔｄ＿ｃｌｋ）、信号Ｓ１１は、メモリセルユニット３１Ａ及び３１Ｃのアドレスとして利用される。図１０の信号Ｓ１０は、論理アドレスの変化検出からメモリからのリードまでの時間を示す。
　このようにプロセッサコア２１０のデータ要求をした場合、そのアドレス変化を持ってクロックを生成し、メモリを駆動するので、必要なときにメモリが動作して、不必要なときにメモリ駆動させず、自律的に低消費電力化できる。
　４．２　信号線
　図８に示す信号線を、下記表２に説明する。
Figure JPOXMLDOC01-appb-T000002
　４．３　同期／非同期メモリセルユニット
　メモリセルユニット３１Ａ～３１Ｄは、同期ＳＲＡＭである。メモリセルユニット３１Ａ～３１Ｄはそれぞれ、左方向および右方向へ接続するための真理値表データを記憶する。メモリセルユニット３１Ｂ及び３１Ｄは、システムクロックに同期して動作する。一方、メモリセルユニット３１Ａ及び３１Ｃは、後述するアドレス遷移回路３５が生成するＡＴＤ生成クロック（「内部クロック信号」とも言う）に同期して動作するために、クロック（システムクロック）に対して、非同期で動作する。ＡＴＤ生成クロックが、システムクロック信号より、高周波数で動作するために、メモリセルユニット３１Ａ、３１Ｃは、ＭＬＵＴ３０外部からは、非同期動作するようにみえることで、非同期の機能を提供する。
　同期の機能要件を除けば、メモリセルユニット３１Ａ及び３１Ｃは、図６及び図７に示すメモリセルユニット３１Ａ及び３１Ｂと同じ機能を有する。メモリセルユニット３１Ｂ及び３１Ｄも、同様である。
　アドレスデコーダ１１Ａ及び１１Ｂはともに、左側から入力するアドレスＡ０～Ａ３をデコードして、デコード信号を、それぞれ、メモリセルユニット３１Ａ及び３１Ｂに出力して、メモリセルユニット３１Ａ及び３１Ｂのワード線をアクティブにする。
　アドレスデコーダ１１Ｃ及び１１Ｄは、右側から入力するアドレスＡ４～Ａ７をデコードして、デコード信号を、それぞれ、メモリセルユニット３１Ｃ及び３１Ｄに出力して、メモリセルユニット３１Ｃ及び３１Ｄのワード線をアクティブにする。
　また、アドレスデコーダ１１Ａ及び１１Ｃは、ＳＲＡＭアドレス非同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ａｓｙｎｃ））をデコードし、アドレスデコーダ１１Ａ及び１１Ｃは、ＳＲＡＭアドレス同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ｓｙｎｃ））をデコードして、デコード信号により特定されるメモリセルユニットのワード線を活性化する。
　図８に示す例では、各メモリセルユニットは、１６ｗｏｒｄｘ８ｂｉｔのメモリブロックである。メモリセルユニット３１Ａ及び３１Ｂは、１６ｗｏｒｄｘ８ｂｉｔｘ２は同期モードで使用し、１６ｗｏｒｄｘ８ｂｉｔｘ２は非同期モードで使用が可能である。同期と非同期は同時動作はできず、例えば同期動作メモリセルユニットに論理データをライトした場合、非同期動作メモリセルユニットには全て「０」を書き込む必要がある。
　なお、メモリセルユニットのデータ出力は、図示のように、ワイヤードＯＲとしてもよいし、ＯＲ論理回路を設けてもよい。
　４．４　選択回路
　選択回路３２Ａ～３２Ｄは、非同期動作用のメモリセルユニット３１Ａ及び３１Ｃ、又は、同期動作用のメモリセルユニット３１Ｂ及び３１Ｄの動作を選択する回路である。
　選択回路３２Ａは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるａｔｄ＿ａｄラッチアドレス（図９に示すＳ１１）を選択して、ＳＲＡＭアドレス非同期信号（ｓｒａｍ＿ａｄｄｒｅｓｓ（ａｓｙｎｃ））として出力する。非同期動作が選択されない場合、論理アドレスをそのまま出力する。
　選択回路３２Ｂは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤ生成クロックを選択して、出力する。非同期動作が選択されない場合、クロックをそのまま出力する。
　選択回路３２Ｃは、選択信号（Ｓｅｌｅｃｔ）により、非同期動作が選択されると、アドレス遷移回路３５で生成されるＡＴＤ生成チップセレクトを選択して、出力する。非同期動作が選択されない場合、ＳＲＡＭチップイネーブルをそのまま出力する。
　選択回路３２Ｄは、選択信号（Ｓｅｌｅｃｔ）により、同期動作が選択されると、論理アドレスをそのまま出力する。
　４．２　禁止論理
　また、メモリ分割の特性として、禁止論理構成がある。表３に示す２つの真理値表を用いて、禁止論理の必要性を説明する。
Figure JPOXMLDOC01-appb-T000003
　真理値表１では、Ａ０，Ａ１を使用してＡＮＤ回路を構成し、Ｄ０に出力する真理値表が示される。真理値表２では、Ａ０，Ａ４を使用してＡＮＤ回路を構成し、Ｄ０に出力する真理値表が示される。真理値表１の場合の論理は、Ａ３－Ａ０使用のメモリセルユニット３１Ａだけで論理演算可能なので、他のメモリセルユニットに“０”を書き込んでいれば、ＯＲ演算により、他のメモリセルユニットの出力値の影響を受けないので、禁止論理の問題は生じない。
　一方、真理値表２の論理の場合、Ａ３－Ａ０使用のメモリセルユニットはｃ，ｄの識別ができない。Ａ７－Ａ４使用のＳＲＡＭは、ｂ，ｄの識別がつかない。このように、２つのメモリセルユニットをまたがる論理演算は、２つの真理値表では正しい値を得られないため、２つのメモリセルユニットを跨ぐ論理演算を、禁止論理としている。よって、論理構成する場合、各メモリセルユニット内部で、論理を実現する必要がある。そのため、本実施形態に係る真理値表データでは、上記禁止論理を生成しないように生成される。
　４．５　Ｉ／Ｏバッファ
　Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄは、クロックとＡＴＤ生成クロックの何れかに同期して、メモリセルユニットのデータ線からデータを読み出すことで、ＦＦの機能を提供している。なお、Ｉ／Ｏ（入出力）バッファ１３Ａ～１３Ｄは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。
　選択回路３３は、ＳＲＡＭデータ出力（O_data）を、選択信号に従って、SRAMデータ出力、及び、論理データ出力の何れかとして出力する。
　５　ＭＬＵＴの論理動作
　Ａ．論理要素
　図１１は、ＭＬＵＴの一例を示す図である。図１１では、説明を簡単にするために、アドレスセレクタ１１、入出力バッファ１２、及びデータセレクタ１３の記載は、省略される。図１１に示すＭＬＵＴ３０Ａ、３０Ｂは、４つの論理用アドレス入力ＬＡ線Ａ０～Ａ３と、４つの論理動作用データ線Ｄ０～Ｄ３と、４×１６＝６４個の記憶素子４０と、アドレスデコーダ９とをそれぞれ有する。論理動作用データ線Ｄ０～Ｄ３は、１６個の記憶素子４０をそれぞれ直列に接続する。アドレスデコーダ９は、論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、１６本のワード線のいずれかに接続される４つの記憶素子を選択するように構成される。この４つの記憶素子はそれぞれ、論理動作用データ線Ｄ０～Ｄ３に接続され、記憶素子に記憶されるデータを論理動作用データ線Ｄ０～Ｄ３に出力する。例えば、論理用アドレス入力ＬＡ線Ａ０～Ａ３に適当な信号が入力される場合は、４つの記憶素子４０Ａ、４０Ｂ、４０Ｃ、及び４０Ｄを選択するように構成することができる。ここで、記憶素子４０Ａは、論理動作用データ線Ｄ０に接続され、記憶素子４０Ｂは、論理動作用データ線Ｄ１に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ２に接続され、記憶素子４０Ｄは、論理動作用データ線Ｄ３に接続される。そして、論理動作用データ線Ｄ０～Ｄ３には、記憶素子４０Ａ～４０Ｄに記憶される信号が出力される。このように、ＭＬＵＴ３０Ａ、３０Ｂは、論理用アドレス入力ＬＡ線Ａ０～Ａ３から論理用アドレス入力ＬＡを受け取り、その論理用アドレス入力ＬＡによってアドレスデコーダ９が選択する４つの記憶素子４０に記憶される値を、論理動作用データ線Ｄ０～Ｄ３に論理動作用データとしてそれぞれ出力する。なお、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２は、隣接するＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０と接続しており、ＭＬＵＴ３０Ａは、ＭＬＵＴ３０Ｂから出力される論理動作用データを、論理用アドレス入力ＬＡとして受け取る。また、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０と接続しており、ＭＬＵＴ３０Ａが出力する論理動作用データは、ＭＬＵＴ３０Ｂで論理用アドレス入力ＬＡとして受け取られる。例えば、ＭＬＵＴ３０Ａの論理動作用データ線Ｄ２は、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ２に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０に出力する。同様に、ＭＬＵＴ３０Ｂの論理動作用データ線Ｄ０は、ＭＬＵＴ３０Ｂの論理用アドレス入力ＬＡ線Ａ０～Ａ３に入力される信号に基づき、論理動作用データ線Ｄ０に接続される１６個の記憶素子のいずれか１つに記憶される信号をＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２に出力する。このように、ＭＬＵＴ同士の連結は、１対のアドレス線とデータ線とを用いる。以下、ＭＬＵＴ３０Ａの論理用アドレス入力ＬＡ線Ａ２と、論理動作用データ線Ｄ２のように、ＭＬＵＴの連結に使用されるアドレス線とデータ線の対を「ＡＤ対」という。
　なお、図１１では、ＭＬＵＴ３０Ａ、３０Ｂが有するＡＤ対は４であるが、ＡＤ対の数は、特に後述するように４に限定されない。
　図１２は、論理回路として動作するＭＬＵＴの一例を示す図である。本例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路７０１の入力とし、論理用アドレス入力ＬＡ線Ａ２及びＡ３を２入力ＮＡＮＤ回路７０２の入力とする。そして、２入力ＮＯＲ回路７０１の出力と、２入力ＮＡＮＤ回路７０２の出力を、２入力ＮＡＮＤ回路７０３に入力し、２入力ＮＡＮＤ回路７０３の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。
　図１３は、図１２に示す論理回路の真理値表を示す図である。図１２の論理回路は、４入力のため、入力Ａ０～Ａ３の全ての入力を入力として使用する。一方、出力は、１つのみなので、出力Ｄ０のみを出力として使用する。真理値表の出力Ｄ１～Ｄ３の欄には「＊」が記載されている。これは、「０」又は「１」のいずれの値でもよいことを示す。しかしながら、実際に再構成のために真理値表データをＭＬＵＴに書き込むときには、これらの欄には、「０」又は「１」のいずれかの値を書き込む必要がある。
　Ｂ．接続要素
　図１４は、接続要素として動作するＭＬＵＴの一例を示す図である。図１４では、接続要素としてのＭＬＵＴは、論理用アドレス入力ＬＡ線Ａ０の信号を論理動作用データ線Ｄ１に出力し、論理用アドレス入力ＬＡ線Ａ１の信号を論理動作用データ線Ｄ２に出力し、論理用アドレス入力ＬＡ線Ａ２の信号を論理動作用データ線Ｄ３に出力するように動作する。接続要素としてのＭＬＵＴはさらに、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ０に出力するように動作する。
　図１５は、図１４に示す接続要素の真理値表を示す図である。図１４に示す接続要素は、４入力４出力である。したがって、入力Ａ０～Ａ３の全ての入力と、出力Ｄ０～Ｄ３の全ての出力が使用される。図１５に示す真理値表によって、ＭＬＵＴは、入力Ａ０の信号を出力Ｄ１に出力し、入力Ａ１の信号を出力Ｄ２に出力し、入力Ａ２の信号を出力Ｄ３に出力し、入力Ａ３の信号を出力Ｄ０に出力する接続要素として動作する。
　図１６は、ＡＤ対０、ＡＤ対１、ＡＤ対２、及びＡＤ対３の４つのＡＤ対を有するＭＬＵＴによって実現される接続要素の一例を示す図である。ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。図１６において、２点鎖線は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０に入力された信号がＡＤ対１の論理動作用データ線Ｄ１に出力される信号の流れを示す。破線は、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１に入力された信号がＡＤ対２の論理動作用データ線Ｄ２に出力される信号の流れを示す。実線は、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２に入力された信号がＡＤ対３の論理動作用データ線Ｄ３に出力される信号の流れを示す。１点鎖線は、ＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号がＡＤ対０の論理動作用データ線Ｄ０に出力される信号の流れを示す。
　なお、図１６では、ＭＬＵＴ３０が有するＡＤ対は４であるが、ＡＤ対の数は、特に４に限定されない。
　Ｃ．論理要素と接続要素の組合せ機能
　図１７は、１つのＭＬＵＴが、論理要素及び接続要素として動作する一例を示す図である。図１７に示す例では、論理用アドレス入力ＬＡ線Ａ０及びＡ１を２入力ＮＯＲ回路１２１の入力とし、２入力ＮＯＲ回路１２１の出力と、論理用アドレス入力ＬＡ線Ａ２とを２入力ＮＡＮＤ回路１２２の入力とし、２入力ＮＡＮＤ回路１２２の出力を論理動作用データ線Ｄ０に出力する論理回路を構成する。また同時に、論理用アドレス入力ＬＡ線Ａ３の信号を論理動作用データ線Ｄ２に出力する接続要素を構成する。
　図１８に、図１７に示す論理要素及び接続要素の真理値表を示す。図１７の論理動作は、入力Ｄ０～Ｄ３の３つの入力を使用し、１つの出力Ｄ０を出力として使用する。一方、図１８の接続要素は、入力Ａ３の信号を出力Ｄ２に出力する接続要素が構成される。
　図１９は、ＡＤ０、ＡＤ１、ＡＤ２、及びＡＤ３の４つのＡＤ対を有するＭＬＵＴによって実現される論理動作及び接続要素の一例を示す図である。図１６に示すＭＬＵＴと同様に、ＡＤ０は、論理用アドレス入力ＬＡ線Ａ０と論理動作用データ線Ｄ０とを有する。ＡＤ１は、論理用アドレス入力ＬＡ線Ａ１と論理動作用データ線Ｄ１とを有する。ＡＤ２は、論理用アドレス入力ＬＡ線Ａ２と論理動作用データ線Ｄ２とを有する。そして、ＡＤ３は、論理用アドレス入力ＬＡ線Ａ３と論理動作用データ線Ｄ３とを有する。上述のように、ＭＬＵＴ３０は、３入力１出力の論理動作と、１入力１出力の接続要素との２つの動作を１つのＭＬＵＴ３０で実現する。具体的には、論理動作は、ＡＤ対０の論理用アドレス入力ＬＡ線Ａ０と、ＡＤ対１の論理用アドレス入力ＬＡ線Ａ１と、ＡＤ対２の論理用アドレス入力ＬＡ線Ａ２とを入力として使用する。そして、ＡＤ対０の論理動作用データ線Ｄ０のアドレス線を出力と使用する。また、接続要素は、破線で示すようにＡＤ対３の論理用アドレス入力ＬＡ線Ａ３に入力された信号をＡＤ対２の論理動作用データ線Ｄ２に出力する。
　図２０は、外部システムとＭＲＬＤの接続一例を示す概念図である。外部システム１２０は、情報処理装置、又は、ＳｏＣで実現されたデバイスである。外部システム１２０は、図５に示すＭＲＬＤ２０と接続しており、ＭＲＬＤ２０からのデータ出力を受け取るとともに、ページ切替判断する論理演算を行いって、その接続を介して、アドレスＡ８～Ａ１５にページ切替信号を出力する。外部システムが、ＳｏＣを搭載することにより、ＭＲＬＤ２０とともに高機能化されたデバイスが実現できる。
　６．真理値表データの生成方法
　第１及び第２実施形態を用いて説明した再構成可能な半導体装置に適用される真理値表データは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって生成される。
　図２１に、情報処理装置のハードウェア構成の一例を示す。情報処理装置２１０は、プロセッサ２１１と、入力部２１２と、出力部２１３と、記憶部２１４とドライブ装置２１５を有する。プロセッサ２１１は、入力部２１２に入力された配置・配線用のソフトウェア、集積回路を設計するためのＣ言語記述またはハードウェア記述言語（ＨＤＬ）などの回路記述言語、及び、上記ソフトウェアを実行することによって生成される真理値表データを記憶部２１４に記憶する。また、プロセッサ２１１は、配置・配線用のソフトウェアを実行して、記憶部２１４に記憶された回路記述に対して以下に示す配置・配線の処理を行い、出力部２１３に、真理値表データを出力する。出力部２１３には、再構成可能な半導体装置２０（図２１には示さず）を接続することができ、プロセッサ２１１が論理構成処理を実行して、生成した真理値表データを、出力部２１３を介して再構成可能な半導体装置２０に書き込む。出力部２１３は、外部ネットワークと接続していてもよい。この場合、論理構成用のソフトウェアプログラムは、ネットワークを介して送受信される。ドライブ装置２１５は、例えば、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、フラッシュメモリなどの記憶媒体２１７を読み書きする装置である。ドライブ装置２１５は、記憶媒体２１７を回転させるモータや記憶媒体２１７上でデータを読み書きするヘッド等を含む。なお、記憶媒体２１７は、論理構成用のプログラム、又は、真理値表データを格納することができる。ドライブ装置２１５は、セットされた記憶媒体２１７からプログラムを読み出す。プロセッサ２１１は、ドライブ装置２１５により読み出されたプログラム又は真理値表データを、記憶部２１４に格納する。
　真理値表データが半導体装置２０に読み込まれることにより、真理値表データとハードウェア資源とが協働した具体的手段によって、論理要素及び／又は接続要素としての機能が構築される。また、真理値表データは、真理値表という論理的構造を示す構造を有するデータともいえる。
　以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。特に、ＭＲＬＤの論理又は接続動作において、双方向ＭＬＵＴを、多方向ＭＬＵＴの動作とすることは実施形態の変更として可能である。
　１　　ＭＲＬＤチップ
　２　　レジン
　３　　インターポーザー基板
　４　　外部端子
　１０　　アナログ部
　１１　　アドレスセレクタ
　１２　　入出力バッファ
　１３　　データセレクタ
　２０　　ＭＲＬＤ
　３０　　ＭＬＵＴ
　３１　　メモリセルユニット
　４０　　記憶素子
　５０　　プロセッサ
　６０　　ＭＬＵＴアレイ
　１０１　　ＡＤ変換部
　１０２　　単位変換回路
　１１０　　否定論理和回路
　１２０　　論理和回路
　１３０　　排他的論理和回路
　１４０　　遅延回路
　１５０　　フリップフロップ
　１６０　　インバータ
　１７０　　Ｄラッチ

Claims (17)

  1. 　再構成可能な半導体装置であって、
    　互いにアドレス線又はデータ線で接続する複数の論理部と、
    　複数の入出力部、および出力アンプを有するアナログ部と、を備え、
    　前記各論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、
    　前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されている、再構成可能な半導体装置。
  2. 　プロセッサをさらに備え、
    　前記複数の論理部、前記アナログ部、および前記プロセッサは、互いにバスを介して接続されており、
    　前記複数の論理部は、前記メモリセルユニットに構成データが書き込まれることにより論理回路を再構成し、前記構成データにより前記プロセッサの機能の一部を実行する、請求項１に記載の半導体装置。
  3. 　前記プロセッサは、前記構成データを保持するとともに、前記保持される構成データを、前記複数の論理部に出力して、前記複数の論理部を再構成する、請求項１又は２に記載の半導体装置。
  4. 　前記メモリセルユニットは、真理値表データにより構成される配線要素及び／又は論理要素として、前記アナログ部の制御又は設定を行う、請求項１～３の何れか１項に記載の再構成可能な半導体装置。
  5. 　前記アナログ部は、デジタル入出力、レベルシフタ回路、及び、アンプを有し、
    　前記アナログ線とレベルシフタ回路の出力が接続し、前記データ線と前記アンプ入力が接続する、請求項１～４の何れか１項に記載の再構成可能な半導体装置。
  6. 　前記メモリセルユニットは、マルチルックアップテーブルとして動作する、請求項１～５の何れか１項に記載の再構成可能な半導体装置。
  7. 　前記アナログ部は、第１デジタル入力、第２デジタル入力、第１アンプ、及び第２アンプを有し、
    　前記真理値表データが、何れかの前記デジタル入力と、何れかの前記アンプとを接続する、請求項４～６の何れか１項に記載の再構成可能な半導体装置。
  8. 　前記各論理部は、
    　複数のアドレス線と、
    　複数のデータ線と、
    　システムクロック信号を受け取るクロック信号線と、
    　クロック信号に同期して動作する第１及び第２のメモリセルユニットと、
    　アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力する第１アドレスデコーダと、
    　アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力する第２アドレスデコーダと、
    　前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
    　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、請求項１～７の何れか１項に記載の再構成可能な半導体装置。
  9. 　前記第１メモリセルユニットに接続するデータ線と、前記第２メモリセルユニットに接続するデータ線は、互いに接続して、論理和を出力し、及び、
    　何れかのメモリセルユニットを使用しない場合、当該未使用のメモリセルユニットには、全て０が書き込まれるように構成される、請求項１～８の何れか１項に記載の再構成可能な半導体装置。
  10. 　クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
    　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
    　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
    　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
    　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
    　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードするように構成される、請求項８又は９に記載の再構成可能な半導体装置。
  11. 　前記第１及び第３メモリセルユニットをまたがる論理演算を、禁止論理として生成しないように構成される真理値表データを格納する請求項１０に記載の再構成可能な半導体装置。
  12. 　再構成可能な半導体装置の制御方法であって、
    　前記半導体装置は、
    　互いにアドレス線又はデータ線で接続する複数の論理部と、複数の入出力部、および出力アンプを有するアナログ部と、を備え、
    　前記各論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、
    　前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されており、
    　前記アナログ部は、第１デジタル入力、第２デジタル入力、第１アンプ、及び第２アンプを有し、
    　前記各論理部は、
    　複数のアドレス線と、
    　複数のデータ線と、
    　システムクロック信号を受け取るクロック信号線と、
    　第１アドレスデコーダと、
    　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
    を備え、
    　前記第１アドレスデコーダは、前記アドレス信号をデコードして、前記第１メモリセルユニットにデコード信号を出力し、
    　前記第１メモリセルユニットに保持される真理値表データが、何れかの前記デジタル入力と、何れかの前記アンプとを接続する、再構成可能な半導体装置の制御方法。
  13. 　前記論理部は、
    　第２アドレスデコーダと、
    　複数のメモリセルを有し、且つクロック信号に同期して動作する第２メモリセルユニットと、
    前記複数のアドレス線から入力されるアドレス信号の遷移を検出すると、内部クロック信号を生成して、前記第１メモリセルユニットに前記内部クロック信号を出力する、アドレス遷移検出部と、を備え、
    　前記第２アドレスデコーダは、前記アドレス信号をデコードして、前記第２メモリセルユニットにデコード信号を出力し、
    　前記第１メモリセルユニットは、前記内部クロック信号に同期して動作し、
    　前記第２メモリセルユニットは、前記システムクロック信号に同期して動作する、請求項１２に記載の再構成可能な半導体装置の制御方法。
  14. 　クロック信号に同期して動作する第３及び第４のメモリセルユニットと、
    　アドレス信号をデコードして、前記第３メモリセルユニットにデコード信号を出力する第３アドレスデコーダと、
    　アドレス信号をデコードして、前記第４メモリセルユニットにデコード信号を出力する第４アドレスデコーダと、をさらに備え、
    　前記第３メモリセルユニットは、前記内部クロック信号に同期して動作し、前記第４メモリセルユニットは、前記システムクロック信号に同期して動作し、且つ、
    　前記第１及び第２アドレスデコーダは、前記複数のアドレス線の一部から入力されるアドレスをデコードし、
    　前記第３及び第４アドレスデコーダは、前記複数のアドレス線の他の一部から入力されるアドレスをデコードする、請求項１３に記載の再構成可能な半導体装置の制御方法。
  15. 　前記メモリセルユニットは、配線要素及び／又は論理要素を構成する真理値表データを格納して、マルチルックアップテーブルとして動作する、請求項１２～１４の何れか１項に記載の再構成可能な半導体装置。
  16. 　再構成可能な半導体装置を制御するためのプログラムにおいて、
    　前記半導体装置は、
    　互いにアドレス線又はデータ線で接続する複数の論理部と、複数の入出力部、および出力アンプを有するアナログ部と、を備え、
    　前記各論理部は、複数のアドレス線と、複数のデータ線と、メモリセルユニットと、アドレス信号をデコードして、前記メモリセルユニットにデコード信号を出力するアドレスデコーダと、を備え、
    　前記複数の論理部と、前記アナログ部が同一チップパッケージ内に実装されており、
    　前記アナログ部は、第１デジタル入力、第２デジタル入力、第１アンプ、及び第２アンプを有し、
    　前記各論理部は、
    　複数のアドレス線と、
    　複数のデータ線と、
    　システムクロック信号を受け取るクロック信号線と、
    　第１アドレスデコーダと、
    　複数にメモリセルを有し、且つクロック信号に同期して動作する第１メモリセルユニットと、
    を備え、
    　前記第１メモリセルユニットに、保持される真理値表データが、何れかの前記デジタル入力と、何れかの前記アンプとを接続する処理を、を実行させることを特徴とするプログラム。
  17. 　請求項１６に示すプログラムを格納する記憶媒体。
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