WO2014163099A2 - 再構成可能な論理デバイス - Google Patents

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WO2014163099A2
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佐藤　正幸
幸志 佐藤
満徳 勝
勲 志水
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    • H03K19/1776—Structural details of configuration resources for memories

Definitions

  • the present invention relates to a reconfigurable logic device.
  • a general island style FPGA is composed of logical elements CLB (Configurable Logic Blocks), switch elements SB and CB, and input / output element IOB.
  • CLB Configurable Logic Blocks
  • switch elements SB and CB switch elements SB and CB
  • IOB input / output element
  • the logic element CLB is a programmable element that realizes a combinational circuit, and each CLB includes a data flip-flop (DFF), a LUT (Look Up Table), and the like.
  • a k-input LUT (k-LUT) uses 2 k power SRAM (Static Random Access Memory) cells to realize a function of k variables. For example, a truth table of an arbitrary logical function is held in an SRAM, and output is performed by referring to the truth table according to input.
  • switch elements CB and SB that can switch the signal path are arranged between CLBs.
  • the switch element CB is an element that is set between the logic block LB and the wiring channel
  • the switch element SB is an element that sets the vertical and horizontal wiring at a portion where the vertical and horizontal wirings intersect.
  • the input / output element IOB is a component that serves as an interface between the input / output of the device and the logical element LB.
  • MPLD Memory-Programmable Logic Device
  • the MPLD interconnects memory arrays called MLUTs (Multi Look-Up-Tables).
  • the MLUT stores truth value data and configures wiring elements and logic elements.
  • the MPLD realizes almost the same function as the FPGA by arranging the MLUTs in an array and interconnecting them.
  • the MPLD is a device in which the logic area and the wiring area are made flexible by using the MLUT as both a logic element and a wiring element based on truth table data (for example, Patent Document 2), and a memory cell. This is different from an FPGA having a switching circuit dedicated for connection between units.
  • an FPGA is a reconfigurable device, but has a larger area than an ASIC (Application Specific Integrated Circuit).
  • the cause is wiring and switches, which occupy approximately 70-80% of the total area.
  • the FPGA is realized by devices having different logic elements and wiring elements, there is a limitation in reconfiguration.
  • a programmable logic device having a small area and high reconfigurability is provided.
  • a reconfigurable logic device having a plurality of multi-lookup table units and having a plurality of logic circuits configured according to configuration data information, Each multi-lookup table unit A configuration memory for storing configuration data; Data input lines, A data output line; Selectively combining a data input from the data input line and the data output to the data output line in response to the configuration data and / or logic with respect to the data input in response to the configuration data; A reconfigurable logic multiplexer that outputs the calculated data to the data output line, A reconfigurable logic device to which the multi-lookup table closer to the data input line and the data output line is connected. 2.
  • the configuration data includes a plurality of truth table data defining a logical operation value and / or a connection path, and any one of the plurality of truth table data is selected according to the data input.
  • the reconfigurable logic device of item 1 wherein 3. 3.
  • the reconfigurable logic device according to item 1 or 2 wherein there are a plurality of reconfigurable multiplexers, and each reconfigurable multiplexer is provided for each combination of the direction of the data input line and the direction of the data output line. 4).
  • the reconfigurable logic multiplexer according to any one of items 1 to 4, wherein the reconfigurable logic multiplexer selects and outputs any of the configuration data held in the holding unit by data input from the data input line.
  • 7. The reconfigurable logic device according to any one of items 1 to 6, wherein the configuration memory is composed of a plurality of configuration memories prepared for each data output direction. 8).
  • the reconfiguration according to any one of items 1 to 7, further comprising: a clock transition detection unit that generates a clock at an input timing of an address output to the configuration memory, wherein the configuration memory operates in synchronization with the clock.
  • Possible logical device. 9.
  • the configuration memory stores a plurality of configuration data, and any one of the plurality of configuration data is output to a second data output line connected to a second address line of the configuration memory, and the second address line 9.
  • the reconfigurable logic device according to any one of items 1 to 8, wherein the reconfigurable logic device is configured to identify the plurality of truth table data in accordance with 10.
  • a control method of a reconfigurable logic device having a plurality of multi-lookup table units and having a plurality of logic circuits configured according to configuration data information, Each multi-lookup table unit Data input lines, A data output line;
  • a reconfigurable logic multiplexer and Connected to the logic unit closer to the data input line and the data output line;
  • the reconfigurable logic multiplexer selectively couples a data input from the data input line and the data output to the data output line in response to the truth table data;
  • the reconfigurable logic device further includes a holding unit that holds the configuration data read from the configuration memory and outputs the held configuration data to the reconfigurable logic multiplexer, 12.
  • the reconfigurable logic device is: It has a plurality of multi-lookup table units, a plurality of logic circuits are configured according to the configuration data information, Each multi-lookup table unit A configuration memory for storing configuration data; Data input lines, A data output line; In the multi-lookup table unit, Selectively combining the data input from the data input line and the data output to the data output line; A program for executing a process of outputting, to the data output line, data obtained by performing a logical operation on the data input in response to the configuration data. 15. A storage medium for storing the program shown in item 14.
  • the semiconductor device according to this embodiment can provide a semiconductor device having a small area and high reconfigurability.
  • FIG. 3 is a diagram illustrating a logic circuit and wiring configured by the alternately arranged MLUT described in FIG. 2. It is a figure which shows an example of the configuration data stored in the configuration memory on the left side of the MLUT 30A.
  • FIG. 1 is a diagram illustrating an example of a reconfigurable logical device according to the present embodiment.
  • the reconfigurable logical device is referred to as MRLD (Memory based Reconfigurable Logic Device) (registered trademark).
  • MRLD Memory based Reconfigurable Logic Device
  • the MRLD is common in that each MLUT is directly connected without interposing a wiring element, but is distinguished in that the function of the general-purpose SRAM is effectively used.
  • MRLD is a device with almost the same function as FPGA, but its structure is different.
  • the FPGA is composed of a CLB, a switch block, a connection block, and the like, and the ratio of logical resources and wiring resources is fixed.
  • the MRLD has a configuration in which MLUTs that can be used as both logic elements and wiring elements are arranged, and is further different from the FPGA in that the MLUTs are directly connected.
  • the MRLD 20 shown in FIG. 1 includes a MLUT array 300 in which a plurality of MLUTs (Multi Look Up Tables), which will be described later, are arranged in an array, a decoder 12 that specifies a memory read operation and a write operation of the MLUT, and The input / output unit 14 is included.
  • MLUT array 300 in which a plurality of MLUTs (Multi Look Up Tables), which will be described later, are arranged in an array
  • a decoder 12 that specifies a memory read operation and a write operation of the MLUT
  • the input / output unit 14 is included.
  • signals of data input DI and data output DO indicated by solid lines are used.
  • the data input DI is used as an input signal for the logic circuit.
  • the data output DO is used as an output signal of the logic circuit (described later in FIG. 2).
  • the logic realized by the logic operation of the MRLD 20 is realized by truth table data stored in the MLUT 30.
  • Some MLUTs 30 operate as logic elements as combinational circuits such as AND circuits and adders.
  • the other MLUTs operate as connection elements that connect the MLUTs 30 that realize the combinational circuit.
  • the MRLD 20 rewrites the truth table data for realizing the logic element and the connection element by a write operation to the configuration memory of the MLUT 30.
  • the write operation of the MPLD 20 is performed by the write address AD and the write data WD, and the read operation is performed by the write address AD and the read data RD.
  • the write address AD is an address for specifying a memory cell in the MLUT 30.
  • the write address AD specifies m number of memory cells of 2 m with m signal lines.
  • the write address AD is used in both the read operation and the write operation of the memory, and is decoded by the decoder 12 through m signal lines to select a target memory cell.
  • the logic operation address DI is decoded by a decoder in the MLUT 30.
  • the decoder 12 decodes the write address AD in accordance with control signals such as the read enable signal re and the write enable signal we, and outputs the decoded address n to the MLUT 30.
  • the decode address n is used as an address for specifying a memory cell in the configuration memory of the MLUT 30.
  • the input / output unit 14 writes the write data WD according to the write enable signal we and outputs the read data RD according to the read enable signal re.
  • FIG. 2 is a diagram for explaining an example of the MLUT array arranged in two directions.
  • the arrows shown in FIG. 2 are data input lines or data output lines connected to other adjacent MLUTs.
  • the MLUT array 300 shown in FIG. 2 the MLUT 30 is connected to other adjacent MLUTs 30 by two data input lines or data output lines. That is, the MLUTs are connected by a plurality of data input lines or data output lines.
  • adjacent MLUTs are connected to two MLUTs in the input direction and the output direction, respectively, in order to increase the possibility of configuration. This arrangement is hereinafter referred to as “alternate arrangement”.
  • Interleaved MLUT enables multi-bit data processing by using a plurality of data lines and bit lines, and further, the direction of data flow in the input and output directions can be limited. Will also be easier.
  • Each MLUT 30 can execute a number of different logic functions.
  • the MLUT 30 includes a configuration memory 40 and a reconfigurable logic multiplexer 50.
  • the logical function executed by the MLUT 30 is determined by the configuration data stored in the configuration memory 40.
  • MLUT 30 has an input for configuration data and an output for configuration data to reconfigurable logic multiplexer 50.
  • the configuration data is loaded from the outside of the MRLD 20 into the configuration memory 40 using its address line and data line.
  • the reconfigurable logic multiplexer 50 has a data input, a data output, a configuration input for receiving configuration data, and controls the combined state of the data input and output in response thereto.
  • the reconfigurable logic multiplexer 50 further outputs the data logically operated with respect to the data input in response to the configuration data to the data output line.
  • FIG. 3 is a diagram for explaining an example of the MLUT array arranged in four directions.
  • the arrangement is the same as that of the FPGA.
  • a configuration close to that of an FPGA can be obtained, and creation of MRLD configuration data can be facilitated by using a logically configured state generated by an FPGA tool.
  • the upper left, middle upper, and lower left of the figure can be represented as a switch block, and the middle lower can be represented as an LUT block, and the CLB equivalent of FPGA can be expressed, and truth value data can be generated from the state in which the FPGA is configured.
  • FIG. 4A is a diagram illustrating an arrangement example of signal lines of the MLUT arranged in two directions. As shown in FIG. 4A, data inputs from the left are InA0 to InA3, and data outputs to the left are OutA0 to OutA3. Further, data input from the right is InB0 to InB3, and data output to the left is OutB0 to OutB3.
  • FIG. 4B is a diagram illustrating an example of a MLUT arranged in two directions.
  • the signal line of the MLUT shown in FIG. 4B is the same as the signal line of the MLUT shown in FIG. 4A.
  • the MLUT 30 shown in FIG. 4B includes a configuration memory 40, a reconfigurable logic multiplexer 50, and a register unit 60.
  • the configuration memory 40 is, for example, an SRAM.
  • the configuration memory 40 is connected to a plurality of address lines A0 to A8 for specifying memory cells that store configuration data. In the example shown in FIG. 3, the configuration memory has “512” word lines which are 2 to the 9th power, and 256 bit lines (also referred to as “data lines”). .
  • A0 is provided with a positive type address transition detection (ATD) circuit and used as a clock input (described later in FIG. 6).
  • ATD positive type address transition detection
  • the configuration memory 40 reads data from a memory cell specified by an address by a sense amplifier (not shown) according to the clock A0, and registers a number of registers corresponding to bit destinations (in the example of FIG. 2, Data is output to the register unit 60 having 256 bits).
  • the register unit 60 is composed of a plurality of registers that continue to hold data until new data is output from the configuration memory 40.
  • FIG. 5 shows details of the configuration memory.
  • the configuration memory 40 shown in FIG. 5 includes a memory cell array 110 composed of memory cells each storing data, an address decoder 120, a clock transition detection unit 200 shown in FIG. 6A described later, and data reading to the memory cell array 110. Or a data input / output unit 140 for writing data.
  • the configuration memory 40 is a synchronous SRAM that performs a read or write operation in synchronization with a clock. Therefore, the address decoder 120 and the data input / output unit 140 operate in synchronization with the clock.
  • the memory cell array 110 includes m ⁇ 2 n memory cells (accordingly, storage elements), and the m ⁇ 2 n memory cells include 2 m word lines and n bit lines (“ It is also called “data line”.
  • the address decoder 120 When the address decoder 120 receives the address signal received from the m address signal lines in synchronization with the clock generated by the clock transition detection unit of A0, the address decoder 120 decodes the address signal and outputs 2 m word lines A word line selection signal, which is a decode signal, and a data line selection signal selected by the data input / output unit 140 are output to WL so that data read or write processing is performed on the corresponding memory cell.
  • the data input / output unit 140 has a data input / output unit 140 having a write amplifier and a sense amplifier. For example, when the write amplifier receives the rising edge timing of the write enable (WE) and the write data from the outside, the write amplifier transmits the signal level of the write data to the m data lines b and / b and transmits the data to the memory cell. Write. Also, when the data input / output unit 140 receives the rising edge timing of the read enable (RE) from the outside, the sense amplifier outputs the read data by outputting the signal levels of the m data lines b and / b to the outside. Is output.
  • WE write enable
  • RE read enable
  • the configuration memory shown in FIG. 5 may be provided for each direction of the wiring.
  • the two-direction arrangement shown in FIG. 2 has two configuration memories
  • the four-direction arrangement shown in FIG. 3 has four configuration memories.
  • the number of addresses is reduced as compared to the case of a single memory configuration (2 9 ⁇ 4 is less than 2 36). Therefore, the memory capacity can be reduced.
  • FIG. 6A is a circuit diagram of the clock transition detection unit according to the present embodiment.
  • the clock transition detection unit 200 shown in FIG. 6A includes a negative logical sum (NOR) circuit 210A, 210B, a logical product (AND) circuit 230, a delay circuit 240A-240C, a flip-flop (FF) 250, inverters 260A, 260B, and It has a D latch 270.
  • FIG. 6B is a timing chart of signals of the clock transition detection unit shown in FIG. 6A.
  • Signal S1 is an address input signal to the configuration memory. In this embodiment, the address is A0.
  • Signal S2 is the output of the D latch. When there is a change in the signal S1, the D latch 270 latches so as not to change for a certain period. This is to ignore subsequent address transitions due to noise or the like.
  • the signal S3 is a delayed signal output from the D latch 270. As shown in FIG. 6B, the delay signal is delayed by the delay circuit 240B in order to generate a clock at the rising edge and the falling edge to generate the clock width of the signal S4.
  • the signal S4 generated as a clock signal is output from the AND circuit 230.
  • the AND circuit 230 since the input and output of the delay circuit 240B are input, if the signal levels of both are different, a signal level “high” is output. Thereby, an address transition can be detected.
  • the signal S5 is a delay signal output from the delay circuit 240C and waits for an enable signal of the LAT 270 and inputs the clock.
  • the signal S6 is a signal extension of the signal S5 and is a pulse generation of the enable signal.
  • the NOR circuit 210A outputs a signal S7 that is a NOR operation value of the signals S5 and S6.
  • the signal S7 becomes an enable signal for the D latch 270.
  • the signal S8 is a signal obtained by inverting the signal S5 by the inverter 260A, and is used as a clock for latching the address signal by the FF 250.
  • the signal S9 is used as the configuration memory enable, the signal S10 is used as the configuration memory clock (atd_clk), and the signal S11 is used as the configuration memory address.
  • the clock signal S10 is generated by the signal S1 which is the address A0, the synchronous SRAM can be used as the configuration memory.
  • FIG. 6C is a timing chart showing the relationship between the address A0 and the generated clock signal.
  • the MLUT 20 includes a positive type address transition detection (ATD) unit 200.
  • ATD positive type address transition detection
  • Reconfigurable Logic Multiplexer There are as many reconfigurable logic multiplexers 50 as there are data wiring paths. For example, there are reconfigurable logic multiplexers 52A, 52B, 52C, and 52D.
  • a multiplexer that couples the data input to the data output according to the configuration data held in the register unit 60, and its connection path can be reconfigured by the configuration data.
  • the data held in the register unit 60 is set as an “input signal”, the data input is used as a “selection control signal”, and an “input signal” is selected and output.
  • the register holds four pairs of 4 bits indicating the result of the logical operation read from the configuration data. That is, in the configuration data, 4-bit data is prepared with values corresponding to truth tables such as logical product, logical sum, negation, negative logical sum, exclusive logical sum, and the like.
  • the reconfigurable logic multiplexer 52A or the like is a 16-to-1 multiplexer and selects 4 bits of 16 pairs “two directions ⁇ 2 ⁇ 16” as a pair of 4 bits corresponding to the data input. That is, in the configuration memory 40, the configuration data (4 directions ⁇ 4 pairs of 4 in the example of FIG. 4B) configuring the number of data inputs (4 in FIG. 4B) and the number of wiring directions (4 in FIG. 4B). Bit data) is stored.
  • Each reconfigurable logic multiplexer uses a data input as a selection signal and selects any one of a plurality of truth table data according to the data input.
  • Each reconfigurable logic multiplexer is configured to implement a desired wiring path that couples the data input from the data input line and the data output to the data output line.
  • the reconfigurable logic multiplexers 52A, 52B, 52C, and 52D respectively have a left input to left output wiring path, a left input to right output wiring path, a right input to right output wiring path, and a right input. There is for the left output wiring path.
  • the input signal (configuration data) selected by the reconfigurable logic multiplexer 52B according to the data input is “0”. Since the 52A signal and the 52C signal are logically ORed, the left-to-left signal has priority, and the left-to-left signal path is configured.
  • the input signal (configuration data) selected by the reconfigurable logic multiplexer 52A according to the data input is set to a predetermined logic value, and is output to the left.
  • the reconfigurable logic multiplexers 52A and 52C are logically ORed, and by setting the configuration data of the reconfigurable logic multiplexer 52C to “0”, the signals of InA0 to InA3 from the left are output to the left with a predetermined logical value. sell. Further, the reconfigurable logic multiplexers 52B and 52D are logically ORed, and the signals of InA0 to InA3 are output to the right side by setting the reconfigurable logic multiplexer 52D to “0”. InB0 to InB3 signals are output to the left and right by the same method.
  • the reconfigurable logic multiplexer 50 is provided in accordance with the wiring path, and is configured so as to select the logical operation value and the wiring of the configuration data, so that the logical operation circuit and / or Works like a switch.
  • FIG. 7A is a diagram illustrating an arrangement example of signal lines of MLUTs arranged in four directions. As shown in FIG. 7A, data input / output from the left and right is the same as in the two-way arrangement, but in addition, data input InC0 to C3 from above, data output OutC0 to OutC3 from above, and from below Data inputs InD0 to InD3 and downward data outputs OutD0 to OutD3.
  • FIG. 7B is a diagram illustrating an example of an MLUT arranged in four directions. In addition, you may improve this example for convenience.
  • the signal line of the MLUT shown in FIG. 7B is the same as the signal line of the MLUT shown in FIG. 7A.
  • the configuration memory is not displayed, the operation of each component is the same as that of the MLUT arranged in two directions. Since the number of reconfigurable logic multiplexers is four, the number of reconfigurable logic multiplexers is increased by four (reconfigurable logic multiplexers 52E to 52H) as compared with the MLUTs arranged in two directions, and the number of register units 62 is increased accordingly.
  • the output of the multiplexer in the 2-direction arrangement is logically ORed with the other outputs in the same direction, but the principle is the same in the 4-direction arrangement. However, since there are four directions, there are four logical sums. For example, taking the data outputs OutC0 to OutC3 as an example, it is the logical sum of the outputs of the reconfigurable logic multiplexers 52C, 52E, and 52G. By setting the data of the reconfigurable logic multiplexers 52E and 52G to “0”, the output of 52E can be output upward.
  • FIG. 8 is a diagram illustrating an example of an MLUT that performs page control.
  • a part of the MLUT operates as a circuit that generates a page control signal of another configuration memory, and its data output controls a page of the other configuration memory.
  • the MLUT 30 shown in FIG. 8 includes large-capacity memory cell units 40A and 40B, and each memory cell unit is composed of nine address lines and 64 data lines. ) Large capacity of word ⁇ 64 bits.
  • A2 to A8 can be logically multiplexed with page addresses. This is an example of 128 pages.
  • the MLUT array is arranged in two directions. Since the configuration memory is configured to store the configuration data of each page, the storage capacity is increased. Therefore, it is composed of two memories. By doing so, clock control from the left and right becomes possible.
  • FIG. 8 is a schematic diagram, and does not show a decoder or the like that is a peripheral circuit of the memory cell unit.
  • the decoder 120 and the data input / output unit 140 described in FIG. 5 are provided for each memory cell unit. To be prepared.
  • FIG. 9 is a diagram showing an example in which a state machine is provided outside the MLUT. As shown in FIG. 9, pages (truth table data) can be switched by address under control of an MLUT 30 from an external system.
  • a state machine constituted by the MLUT becomes a control circuit, and unlike the data path, a logic circuit must be generated and arranged and wired.
  • FIG. 10 is a diagram showing an example in which a state machine is provided inside the MLUT.
  • a part of the configuration data is used to provide a state machine by MRLD.
  • the C language for control is performed by performing a decrement operation by the circuits constituted by the MLUT 30B.
  • the address of the next page is stored in 0 data (0 address of MLUT 30B), and the current address is stored in other addresses. This makes for statement control possible.
  • MRLD can use a conventional large-capacity memory device without going through semiconductor design prototyping and manufacturing for a dedicated small SRAM.
  • a memory IP Intelligent Property
  • the area of the address decoder and sense amplifier is large, and the composition ratio of the memory itself is 50% or less. . This also results in overhead and is inefficient.
  • the ratio of the address decoder and sense amplifier decreases, and the memory usage efficiency increases. For this reason, the present proposal for a large-capacity memory is effective in the case of an MRLD chip.
  • FIG. 11 is a diagram illustrating a logic circuit and wiring configured by the alternately arranged MLUT described in FIG.
  • FIG. 11 is configured by the alternately arranged MLUT described in FIG. 2, and is configured by two configuration memories (left side and right side).
  • the logic circuit and the wiring are configured by MLUTs 30A to 30D.
  • 12A to 12J shown below also include truth table data selected by page control.
  • FIG. 12A is a diagram showing an example of configuration data stored in the configuration memory on the left side of the MLUT 30A.
  • FIG. 12B is a diagram illustrating an example of configuration data stored in the configuration memory on the right side of the MLUT 30A.
  • FIG. 12C is a diagram illustrating an example of configuration data stored in the configuration memory on the left side of the MLUT 30B.
  • FIG. 12D is a diagram illustrating an example of configuration data stored in the configuration memory on the right side of the MLUT 30B.
  • FIG. 12E is a diagram illustrating an example of configuration data stored in the configuration memory on the left side of the MLUT 30C.
  • FIG. 12F is a diagram illustrating an example of configuration data stored in the configuration memory on the right side of the MLUT 30C.
  • FIG. 12G is a diagram illustrating an example of configuration data stored in the configuration memory on the left side of the MLUT 30D.
  • FIG. 12H is a diagram illustrating an example of configuration data stored in the configuration memory on the right side of the MLUT 30D.
  • FIG. 12I is a diagram illustrating an example of configuration data stored in the configuration memory on the left side of the MLUT 30E.
  • FIG. 12J is a diagram illustrating an example of configuration data stored in the configuration memory on the right side of the MLUT 30E.
  • the configuration data of the path without signal output is set to “0” so that a desired logical operation is output as a result.
  • Configuration data is structured.
  • FIG. 13 shows an example of the hardware configuration of the information processing apparatus.
  • the information processing apparatus 210 includes a processor 211, an input unit 212, an output unit 213, a storage unit 214, and a drive device 215.
  • the processor 211 executes the placement / wiring software input to the input unit 212, a circuit description language such as C language description or hardware description language (HDL) for designing an integrated circuit, and the software.
  • the truth table data generated by the above is stored in the storage unit 214.
  • the processor 211 executes placement / wiring software, performs the following placement / wiring processing on the circuit description stored in the storage unit 214, and outputs truth table data to the output unit 213.
  • a reconfigurable logical device 20 (not shown in FIG.
  • the drive device 215 is a device that reads and writes a storage medium 217 such as a DVD (Digital Versatile Disc) or a flash memory.
  • the drive device 215 includes a motor that rotates the storage medium 217, a head that reads and writes data on the storage medium 217, and the like.
  • the storage medium 217 can store a logical configuration program or truth table data.
  • the drive device 215 reads the program from the set storage medium 217.
  • the processor 211 stores the program or truth table data read by the drive device 215 in the storage unit 214.
  • truth table data When the truth table data is read into the semiconductor device 20, functions as a logical element and / or a connection element are constructed by specific means in which the truth table data and hardware resources cooperate.
  • the truth table data can also be said to be data having a structure indicating a logical structure called a truth table.

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Abstract

【課題】面積の小さくかつ再構成性の高い再構成可能な論理デバイスを提供できる。 【解決手段】複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成される再構成可能論理デバイスであって、それぞれのマルチルックアップテーブルユニットは、構成データを格納する構成メモリと、データ入力線と、データ出力線と、前記構成データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合させ、及び／又は、前記構成データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する再構成可能論理マルチプレクサと、を備え、前記データ入力線および前記データ出力線により近接する前記マルチルックアップテーブルが接続される、再構成可能論理デバイス。

Description

再構成可能な論理デバイス
　本発明は、再構成可能な論理デバイスに関する。
　ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの再構成可能（プログラム可能、又は、書込み可能）な半導体装置は、その再書込み可能性によって与えられる柔軟性のため、広く使用されている（例えば、特許文献１）。
　一般的なアイランドスタイルＦＰＧＡは、論理要素ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｂｌｏｃｋｓ）、スイッチ要素ＳＢ、ＣＢ、入出力要素ＩＯＢから構成されている。
　論理要素ＣＬＢは、組み合わせ回路を実現するプログラマブルな要素であり、ＣＬＢの各々は、データフリップフロップ（ＤＦＦ）や、ＬＵＴ（Ｌｏｏｋ　Ｕｐ　Ｔａｂｌｅ）等から構成される。ｋ入力のＬＵＴ（ｋ－ＬＵＴ）は２のｋ乗個のＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セルが使われ、ｋ変数の関数を実現する。例えば、任意の論理関数の真理値表をＳＲＡＭに保持し、入力に応じて真理値表を参照して出力を行う方式である。
　また、論理機能部分をリンクさせるＣＬＢ間に信号経路を発生させるため、ＣＬＢ間には、信号経路を切り替え可能なスイッチ要素ＣＢ、ＳＢが配置される。スイッチ要素ＣＢは、論理ブロックＬＢと配線チャネルとの間に設定する要素であり、スイッチ要素ＳＢは、縦方向と横方向の配線が交差する部分において縦横の配線間の設定を行う要素である。
　入出力要素ＩＯＢとは、デバイスの入出力と論理要素ＬＢとの間のインターフェースの役割を担う構成要素である。
　出願人又は発明者は、メモリセルユニットで回路構成を実現する「ＭＰＬＤ（Ｍｅｍｏｒｙ－ｂａｓｅｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）」（登録商標）を開発している。ＭＰＬＤは、例えば、下記特許文献１に示される。ＭＰＬＤは、ＭＬＵＴ（Ｍｕｌｔｉ　Ｌｏｏｋ－Ｕｐ－Ｔａｂｌｅ）と呼ぶメモリアレイを相互に接続する。ＭＬＵＴは真理値データを格納して、配線要素と論理要素を構成する。ＭＰＬＤは、このＭＬＵＴをアレイ状に並べ、相互接続することによってＦＰＧＡとほぼ同等の機能を実現している。また、ＭＰＬＤは、真理値表データにより、ＭＬＵＴを論理要素と配線要素の双方として使用することによって、論理領域と配線領域に柔軟性をもたせたデバイスであり（例えば、特許文献２）、メモリセルユニット間の接続に専用の切り替え回路を有するＦＰＧＡと異なる。
国際公開第２００２／５３８６５２号 国際公開第２００７／０６０７６３号
　以上のように、ＦＰＧＡは、再構成可能な装置であるが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）よりも面積が大きい。その原因は、配線とスイッチであり、それは全体面積のおよそ７０～８０％を占める。また、ＦＰＧＡは、論理要素と、配線要素がそれぞれ異なる装置により実現されているため、再構成における制限がある。
　本発明の一実施形態によれば、面積の小さくかつ再構成性の高いプログラマブル論理デバイスを提供する。
　上記課題を解決する形態は、以下の項目セットにより示される。
　１．複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成される再構成可能論理デバイスであって、
　それぞれのマルチルックアップテーブルユニットは、
　　構成データを格納する構成メモリと、
　　データ入力線と、
　　データ出力線と、
　　前記構成データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合させ、及び／又は、前記構成データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する再構成可能論理マルチプレクサと、を備え、
　前記データ入力線および前記データ出力線により近接する前記マルチルックアップテーブルが接続される、再構成可能論理デバイス。
　２．　前記構成データは、論理演算値及び／又は結線経路を規定する複数個の真理値表データを含み、前記データ入力に応じて、前記複数個の真理値表データの何れか１つが選択されるように構成される、項目１に記載の再構成可能論理デバイス。
　３．前記再構成可能マルチプレクサは複数個あり、前記データ入力線の方向と、前記データ出力線の方向の組合せ毎に設けられる、項目１又は２に記載の再構成可能論理デバイス。
　４．前記構成メモリから読み出された構成データを保持するとともに、前記保持した構成データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備える項目１～３の何れか１項に記載の再構成可能な論理デバイス。
　５．前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された構成データの何れかを、選択して出直する項目１～４の何れか１項に記載の再構成可能論理マルチプレクサ。
　６．前記マルチルックアップテーブルのデータ入力線は、隣接する他の前記マルチルックアップテーブルのデータ出力線に接続する項目１～５の何れか１項に記載の再構成可能論理マルチプレクサ。
　７．前記構成メモリは、データ出力方向毎に用意される複数の構成メモリから構成される項目１～６の何れか１項に記載の再構成可能な論理デバイス。
　８．前記構成メモリに出力されるアドレスの入力タイミングでクロックを生成するクロック遷移検出部を備え、前記構成メモリは、前記クロックに同期して動作する項目１～７の何れか１項に記載の再構成可能な論理デバイス。
　９．前記構成メモリは、複数の構成データを記憶し、前記複数の構成データの何れか１つは、前記構成メモリの第２アドレス線に接続する第２データ出力線に出力し、前記第２アドレス線の入力に従って、前記複数の真理値表データを特定されるように構成される、項目１～８の何れか１項に記載の再構成可能な論理デバイス。
　１０．前記構成メモリは、複数の構成データを記憶し、外部と接続する第２アドレス線の入力に従って、前記複数の真理値表データを特定されるように構成される、項目１～９の何れか１項に記載の再構成可能な論理デバイス。
　１１．複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成される再構成可能論理デバイスの制御方法であって、
　それぞれのマルチルックアップテーブルユニットは、
　　データ入力線と、
　　データ出力線と、
　　再構成可能論理マルチプレクサと、を備え、
　前記データ入力線および前記データ出力線により近接する前記論理部に接続し、
　前記再構成可能論理マルチプレクサは、前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
　前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する、制御方法。
　１２．前記再構成可能論理デバイスは、前記構成メモリから読み出された構成データを保持するとともに、前記保持した構成データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備え、
　前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された構成データの何れかを、選択して出力する項目１１に記載の制御方法。
　１３．前記構成メモリに出力されるアドレスの入力タイミングでクロックを生成するクロック遷移検出部を備え、前記構成メモリは、前記クロックに同期して動作する項目１１又は１２に記載の制御方法。
　１４．再構成可能論理デバイスを制御するためのプログラムにおいて、
　前記再構成可能論理デバイスは、
　複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成され、
　それぞれのマルチルックアップテーブルユニットは、
　　構成データを格納する構成メモリと、
　　データ入力線と、
　　データ出力線と、を有し、
　前記マルチルックアップテーブルユニットに、
　　選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
　　前記構成データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する処理を実行させる、プログラム。
　１５．項目１４に示すプログラムを格納する記憶媒体。
　本実施形態に係る半導体装置は、面積の小さくかつ再構成性の高い半導体装置を提供できる。
本実施形態に係る半導体装置の全体構成の一例を示す図である。 ２方向配置のＭＬＵＴアレイの一例を示す図である。 ４方向配置のＭＬＵＴアレイの一例を示す図である。 ２方向配置のＭＬＵＴの信号線の配置例を示す図である。 ２方向配置のＭＬＵＴの一例を示す図である。 構成メモリの一例を示す図である。 クロック遷移検出部の一例を示す図である。 クロック遷移検出部のタイムチャートの一例である。 クロック遷移検出部におけるアドレスと生成したクロックのタイムチャートの一例である。 ４方向配置のＭＬＵＴの信号線の配置例を示す図である。 ４方向配置のＭＬＵＴの一例を示す図である。 ページ制御を行うＭＬＵＴの一例を示す図である。 ＭＬＵＴ外部で状態機械を設ける例を示す図である。 ＭＬＵＴ内部で状態機械を設ける例を示す図である。 図２で説明した交互配置のＭＬＵＴにより構成される論理回路と配線を示す図である。 ＭＬＵＴ３０Ａの左側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ａの右側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｂの左側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｂの右側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｃの左側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｃの右側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｄの左側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｄの右側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｅの左側の構成メモリに格納される構成データの一例を示す図である。 ＭＬＵＴ３０Ｅの右側の構成メモリに格納される構成データの一例を示す図である。 真理値表データを生成する情報処理装置のハードウェア構成を示す図である。
　以下、図面を参照して、［１］再構成可能な論理デバイス、［２］ＭＬＵＴアレイ、［３］ＭＬＵＴ、［４］ページ制御、［５］構成データ、及び［６］真理値表データの生成方法について順に説明する。
　［１］再構成可能な論理デバイス
　図１は、本実施形態に係る再構成可能な論理デバイスの一例を示す図である。以下、当該再構成可能な論理デバイスをＭＲＬＤ（Ｍｅｍｏｒｙ　ｂａｓｅｄ　Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）（登録商標）と呼ぶ。ＭＲＬＤは、出願人が開発したＭＰＬＤと同様に、各ＭＬＵＴ間が、配線要素を介在せずに直接接続する点で共通するが、汎用ＳＲＡＭの機能を有効に活用する点において、区別される。
　ＭＲＬＤは、ＦＰＧＡとほぼ同等の機能を備えているデバイスであるが、その構造が異なる。ＦＰＧＡは、ＣＬＢ、スイッチブロック、コネクションブロックなどによって構成され、論理資源と配線資源の割合は固定である。これに対し、ＭＲＬＤは、論理素子、配線素子の双方として利用可能なＭＬＵＴを並べた構成となり、さらに、ＭＬＵＴが直接接続されている点が、ＦＰＧＡと大きく異なる。
　図１に示すＭＲＬＤ２０は、後述する複数個のＭＬＵＴ（Ｍｕｌｔｉ　Ｌｏｏｋ　Ｕｐ　Ｔａｂｌｅ：マルチルックアップテーブル）を、アレイ状に配置したＭＬＵＴアレイ３００、ＭＬＵＴのメモリ読出し動作、書込み動作を特定するデコーダ１２、及び、入出力部１４を有する。
　ＭＲＬＤ２０の論理動作では、実線で示されるデータ入力ＤＩ、及びデータ出力ＤＯの信号を使用する。データ入力ＤＩは、論理回路の入力信号として使用される。そして、データ出力ＤＯは、論理回路の出力信号として使用される（図２において後述する）。
　ＭＲＬＤ２０の論理動作により実現される論理は、ＭＬＵＴ３０に記憶される真理値表データにより実現される。いくつかのＭＬＵＴ３０は、ＡＮＤ回路、加算器などの組み合わせ回路としての論理要素として動作する。他のＭＬＵＴは、組み合わせ回路を実現するＭＬＵＴ３０間を接続する接続要素として動作する。ＭＲＬＤ２０が、論理要素、及び接続要素を実現するための真理値表データの書き換えは、ＭＬＵＴ３０の構成メモリへの書き込み動作によりなされる。
　ＭＰＬＤ２０の書き込み動作は、書込用アドレスＡＤ、及び書込用データＷＤによりなされ、読出し動作は、書込用アドレスＡＤ、及び読出用データＲＤによりなされる。
　書込用アドレスＡＤは、ＭＬＵＴ３０内のメモリセルを特定するアドレスである。書込用アドレスＡＤは、m本の信号線で、２のｍ乗の数ｎのメモリセルを特定する。書込用アドレスＡＤは、メモリの読出し動作、書き込み動作、両方の場合で使用され、m本の信号線を介して、デコーダ１２でデコードされて、対象となるメモリセルを選択する。なお本実施形態においては、後述するが、論理用動作アドレスＤＩのデコードは、ＭＬＵＴ３０内のデコーダにより行う。
　デコーダ１２は、リード・イネーブル信号ｒｅ、ライト・イネーブル信号ｗｅ等の制御信号に従って、書込用アドレスＡＤをデコードし、デコードアドレスｎをＭＬＵＴ３０に対して出力する。デコードアドレスｎは、ＭＬＵＴ３０の構成メモリ内のメモリセルを特定するアドレスとして使用される。
　入出力部１４は、ライト・イネーブル信号ｗｅに従って、書込用データＷＤを書込み、リード・イネーブル信号ｒｅに従って、読出用データＲＤを出力する。
　［２］ＭＬＵＴアレイ
　図２は、２方向配置のＭＬＵＴアレイの一例を説明する図である。図２に示される矢印は、隣接する他のＭＬＵＴとつながるデータ入力線、又は、データ出力線である。図２に示すＭＬＵＴアレイ３００において、ＭＬＵＴ３０は、隣接する他のＭＬＵＴ３０と２本のデータ入力線又はデータ出力線で接続されいる。つまり、ＭＬＵＴ同士の接続が複数のデータ入力線又はデータ出力線で接続するように構成される。また、隣接するＭＬＵＴは、構成可能性を上げるために、入力方向及び出力方向に、それぞれ２つのＭＬＵＴと接続する。この配置を、以下「交互配置」と言う。
　交互配置型ＭＬＵＴは、データ線及びビット線を複数本とすることで、マルチビットのデータ処理が可能になり、さらに、入力及び出力方向のデータの流れの方向が限定できるので、論理ライブラリの作成も容易になる。
　各ＭＬＵＴ３０は、多数の異なる論理関数を実行することが可能である。ＭＬＵＴ３０は、構成メモリ４０と、再構成可能論理マルチプレクサ５０を有する。ＭＬＵＴ３０によって実行される論理関数は、構成メモリ４０内に格納された構成データによって決定される。ＭＬＵＴ３０は、構成データ用の入力を有しており、且つ、再構成可能論理マルチプレクサ５０への構成データ用の出力を有している。構成データは、ＭＲＬＤ２０外側から構成メモリ４０内へ、そのアドレス線及びデータ線を用いて、ロードされる。
　再構成可能論理マルチプレクサ５０は、データ入力、データ出力、構成データを受取るためのコンフィギュレーション入力を有しており、且つそれに応答してデータ入力及び出力の結合状態を制御する。再構成可能論理マルチプレクサ５０はさらに、構成データに応答してデータ入力に関して論理演算したデータを、データ出力線へデータ出力する。
　図３は、４方向配置のＭＬＵＴアレイの一例を説明する図である。図３に示す方向配置では、ＦＰＧＡと同様の配置である。このようにすることでＦＰＧＡに近い構成が取れ、ＦＰＧＡツールで生成した論理構成された状態を使い、ＭＲＬＤの構成データの作成が容易になる。例えば、図の左上及び中上、左下をスイッチ・ブロックとして、中下をＬＵＴブロックとして、ＦＰＧＡのＣＬＢ相当が表現でき、ＦＰＧＡの構成された状態から真理値データが生成できる。
　［３］ＭＬＵＴ
　図４Ａは、２方向配置のＭＬＵＴの信号線の配置例を示す図である。図４Ａに示すように、左からのデータ入力は、ＩｎＡ０～ＩｎＡ３であり、左へのデータ出力は、ＯｕｔＡ０～ＯｕｔＡ３である。また、右からのデータ入力は、ＩｎＢ０～ＩｎＢ３であり、左へのデータ出力は、ＯｕｔＢ０～ＯｕｔＢ３である。
　図４Ｂは、２方向配置のＭＬＵＴの一例を示す図である。図４Ｂに示すＭＬＵＴの信号線は、図４Ａに示すＭＬＵＴの信号線と同じである。図４Ｂに示すＭＬＵＴ３０は、構成メモリ４０、再構成可能論理マルチプレクサ５０、及びレジスタユニット６０を有する。構成メモリ４０は、例えば、ＳＲＡＭである。構成メモリ４０は、構成データを格納するメモリセルを特定するための複数のアドレス線Ａ０～Ａ８と接続する。図３に示す例では、構成メモリには、９つのアドレスにより、２の９乗である「５１２」のワード線があり、それに対して２５６個のビット線（「データ線」とも言う）がある。入力が４つありその組み合わせは１６であるので、レジスタは１６個必要になる。また、４ビットで１６個必要で、左から左、左から右、右から左、右から右のデータが必要なので、４ビット×１６×４で２５６個のビット線となる。よって、構成メモリには、２の９乗×２５６個のメモリセルがある。なお、Ａ０にはポジティブタイプのアドレス遷移検出（ＡＴＤ）回路を付けてクロック入力とする（図６で後述する）。
　［３．１］構成メモリ
　構成メモリ４０は、クロックＡ０に従って、アドレスで特定されたメモリセルから、図示されないセンスアンプによりデータを読み出して、ビット先に対応した数のレジスタ（図２の例では、２５６ビット）を有するレジスタユニット６０にデータを出力する。レジスタユニット６０は、構成メモリ４０から新たなデータが出力されるまで、データを保持し続ける複数のレジスタから構成される。
　図５は、構成メモリの詳細である。図５に示される構成メモリ４０は、各々がデータを記憶するメモリセルからなるメモリセルアレイ１１０と、アドレスデコーダ１２０と、後述の図６Ａに示すクロック遷移検出部２００と、メモリセルアレイ１１０へのデータ読出し又はデータ書込みを行うデータ入出力部１４０と、を有する。なお、本実施例において、構成メモリ４０は、クロックに同期して読出し、又は、書込み動作を行う同期ＳＲＡＭである。よって、アドレスデコーダ１２０及びデータ入出力部１４０はクロックに同期して動作する。
　メモリセルアレイ１１０は、ｍ×２ｎ個のメモリセル（それに伴う記憶素子）を有し、ｍ×２ｎ個のメモリセルは、２のｍ乗本のワード線と、ｎ本のビット線（「データ線」とも言う。以下同じ）の接続部分に配置される。
　アドレスデコーダ１２０は、Ａ０のクロック遷移検出部で生成されたクロックに同期して、ｍ本のアドレス信号線から受け取ったアドレス信号を受け取ると、それをデコードして、２のｍ乗本のワード線ＷＬにデコード信号であるワード線選択信号及びデータ入出力部１４０で選択するデータ線選択信号を出力し、対応するメモリセルに対するデータの読み出し又は書込み処理が行なわれるようにする。
　データ入出力部１４０は、データ入出部１４０は、ライトアンプと、センスアンプとを有する。ライトアンプは、例えば、外部からライトイネーブル（ＷＥ）の立ち上がりエッジタイミング及び書込データを受け取ると、ｍ本のデータ線ｂ、／ｂにその書込データの信号レベルを伝えて、メモリセルにデータを書き込む。また、センスアンプは、データ入出力部１４０は、外部からリードイネーブル（ＲＥ）の立ち上がりエッジタイミングを受け取ると、ｍ本のデータ線ｂ、／ｂの信号レベルを外部に出力することで、読出データを出力する。
　なお、図５に示す構成メモリは、配線の１方向ずつ設けてもよい。例えば、図２に示す２方向配置では、２つの構成メモリ、図３に示す４方向配置では、４つの構成メモリである。このように、方向毎に構成メモリを設けることで、単一のメモリで構成する場合と比して、アドレスの数が減る（２の９乗×４の方が、２の３６乗よりも少なくなる）ので、メモリの容量を下げることができる。
　図６Ａは、本実施形態に係るクロック遷移検出部の回路図である。図６Ａに示されるクロック遷移検出部２００は、否定論理和（ＮＯＲ）回路２１０Ａ、２１０Ｂ、論理積（ＡＮＤ）回路２３０、遅延回路２４０Ａ～２４０Ｃ、フリップフロップ（ＦＦ）２５０、インバータ２６０Ａ、２６０Ｂ、及びＤラッチ２７０を有する。
　図６Ｂは、図６Ａに示したクロック遷移検出部の信号のタイミングチャートである。信号Ｓ１は、構成メモリへのアドレス入力信号である。本実施例では、アドレスＡ０である。信号Ｓ２は、Ｄラッチの出力である。Ｄラッチ２７０は、信号Ｓ１に変化があった場合、一定期間変化しないようにラッチする。これは、ノイズ等で後続のアドレス遷移を無視するためである。信号Ｓ３は、Ｄラッチ２７０から出力される遅延信号である。遅延信号は、図６Ｂに示されるように、立ち上がりおよび立ち下がりでクロックを作って、信号Ｓ４のクロック幅を生成するために、遅延回路２４０Ｂで遅延される。
　クロック信号として生成される信号Ｓ４は、ＡＮＤ回路２３０から出力される。ＡＮＤ回路２３０では、遅延回路２４０Ｂの入力と、出力とが入力されるので、両者の信号レベルが異なると、信号レベル「ハイ」を出力する。これにより、アドレス遷移を検出することができる。
　信号Ｓ５は、遅延回路２４０Ｃから出力される遅延信号であり、ＬＡＴ２７０のイネーブル信号待ちしてクロック入力する。
　信号Ｓ６は、信号Ｓ５の信号延長であり、イネーブル信号のパルス生成である。ＮＯＲ回路２１０Ａは、信号Ｓ５とＳ６のＮＯＲ演算値である信号Ｓ７を出力する。そして、信号Ｓ７は、Ｄラッチ２７０のイネーブル信号となる。信号Ｓ８は、信号Ｓ５をインバータ２６０Ａで反転した信号で、ＦＦ２５０で、アドレス信号のラッチのクロックとして使用される。信号Ｓ９は、構成メモリのイネーブル、信号Ｓ１０は、構成メモリのクロック（ａｔｄ＿ｃｌｋ）、信号Ｓ１１は、構成メモリのアドレスとして利用される。このように、アドレスＡ０である信号Ｓ１により、クロック信号Ｓ１０が生成されるので、構成メモリとして同期ＳＲＡＭの使用が可能になる。
　図６Ｃは、アドレスＡ０と生成されるクロック信号との関係を示すタイミングチャートである。図６Ｃでは、信号Ｓ１とＳ１０のみを示す。アドレスＡ０の「Ｌｏｗ」から「Ｈｉ」への立ち上がりタイミングを用いて、クロックを生成し、アドレスＡ０「Ｈｉ」から「Ｌｏｗ」への立下りタイミングでもクロックを生成すると、データの書込みの時、立ち上がりでデータを書き込んでも、立下りの時、最初のメモリ・データに戻ってしまいデータが保持されない。この対策として、ＭＬＵＴ２０は、ポジティブタイプのアドレス遷移検出（ＡＴＤ）部２００を有する。このように、ポジティブタイプのＡＴＤ回路は、Ａ０の立ち上がりのみでＣＬＫを生成するので、メモリ内部のアドレスをＨｉで保持する。Ｈｉで保持する構成データが出力され、Ａ０がＬｏｗになってＣＬＫが生成されず構成データが、レジスタユニット６０のレジスタに保持される。これにて、ＭＬＵＴ３０は、フリップフロップ回路などの現実の回路を用意することなく、順序回路を構成することができる。
　［３．２］再構成可能論理マルチプレクサ
　再構成可能論理マルチプレクサ５０は、データの配線経路の数だけある。例えば、再構成可能論理マルチプレクサ５２Ａ、５２Ｂ、５２Ｃ、及び５２Ｄがある。
　レジスタユニット６０に保持される構成データに従って、データ入力をデータ出力とに結合させるマルチプレクサであり、その接続経路は、構成データによって再構成可能である。動作としては、レジスタユニット６０に保持されるデータを“入力信号”とし、データ入力を“選択制御信号”として用いて、“入力信号”を選択して、出力する。
　Ａ．論理機能の実現
　図４Ｂに示す例では、レジスタでは、構成データから読み出した論理演算の結果を示す４対の４ビットが保持されている。つまり、構成データでは、４ビットデータは、論理積、論理和、否定、否定論理和、排他的論理和等の真理値表に対応した値が用意される。再構成可能論理マルチプレクサ５２Ａ等は、１６対１のマルチプレクサで、１６対「２方向×２×１６」の４ビットを、データ入力に対応して、１対の４ビットに選択する。つまり、構成メモリ４０では、データ入力数（図４Ｂでは４つ）と、その配線方向（図４Ｂでは４つ）の数を構成する構成データ（図４Ｂの例では、４方向×４対の４ビットデータ）が格納される。
　Ｂ．配線機能の実現
　各再構成可能論理マルチプレクサは、データ入力を選択信号として用いて、データ入力に応じて、複数個の真理値表データの何れを選択する。各再構成可能論理マルチプレクサは、データ入力線からのデータ入力と、データ出力線へのデータ出力とを結合する所望の配線経路を実現するように構成される。再構成可能マルチプレクサは複数個あり、データ入力線の方向と、データ出力線の方向の組合せ毎に設けられる。例えば、再構成可能論理マルチプレクサ５２Ａ、５２Ｂ、５２Ｃ、及び５２Ｄは、それぞれ、左側入力から左側出力の配線経路、左側入力から右側出力の配線経路、右側入力から右側出力の配線経路、及び、右側入力から左側出力の配線経路のためにある。例えば、データ入力により、再構成可能論理マルチプレクサ５２Ｂではなく、再構成可能論理マルチプレクサ５２Ａが選ばれる場合、データ入力に応じて再構成可能論理マルチプレクサ５２Ｂが選択した入力信号（構成データ）は、「０」であり５２Ａの信号と５２Ｃの信号が論理和されているので、左から左への信号が優先し、左から左の信号経路を構成する。データ入力に応じて再構成可能論理マルチプレクサ５２Ａが選択する入力信号（構成データ）は、所定の論理値を設定されており、それを左に出力する。
　構成データの詳細は、図１２を用いて、後述する。再構成可能論理マルチプレクサ５２Ａと５２Ｃは論理和されており、再構成可能論理マルチプレクサ５２Ｃの構成データを「０」とすることにより左からのＩｎＡ０～ＩｎＡ３の信号を左に所定の論理値で出力しうる。また、再構成可能論理マルチプレクサ５２Ｂと５２Ｄは論理和されており、再構成可能論理マルチプレクサ５２Ｄを「０」とすることにより、ＩｎＡ０～ＩｎＡ３の信号を右側に出力している。これと同じ手法でＩｎＢ０～ＩｎＢ３の信号を左右に出力している。
　以上のように、再構成可能論理マルチプレクサ５０は、配線経路に応じて設けられ、また、構成データを論理演算値、及び、配線選択するように、構成することで、論理演算回路、及び／又は、スイッチのように動作する。
　図７Ａは、４方向配置のＭＬＵＴの信号線の配置例を示す図である。図７Ａに示すように、左右からのデータ入出力は、２方向配置と同じであるが、それに加えて、上からのデータ入力ＩｎＣ０～Ｃ３、上へのデータ出力ＯｕｔＣ０～ＯｕｔＣ３、及び、下からのデータ入力ＩｎＤ０～ＩｎＤ３、下へのデータ出力ＯｕｔＤ０～ＯｕｔＤ３がある。
　図７Ｂは、４方向配置のＭＬＵＴの一例を示す図である。なお、本例は適便に改良してもよい。図７Ｂに示すＭＬＵＴの信号線は、図７Ａに示すＭＬＵＴの信号線と同じである。構成メモリは表示しないが、各構成要素の動作は、２方向配置のＭＬＵＴと同じである。４方向であるため、再構成可能論理マルチプレクサの数が、２方向配置のＭＬＵＴと比して、４つ（再構成可能論理マルチプレクサ５２Ｅ～Ｈ）増え、それに伴いレジスタユニット６２も増える。
　２方向配置のマルチプレクサの出力は、他の同方向への出力と論理和をしていたが、４方向配置でも原理は同じである。ただし、方向が４つとなったため、４つの論理和となっている。例えば、データ出力ＯｕｔＣ０～ＯｕｔＣ３を例とすると、再構成可能論理マルチプレクサ５２Ｃ、５２Ｅ、５２Ｇの出力の論理和となっている。再構成可能論理マルチプレクサ５２Ｅ、５２Ｇのデータを「０」とすることにより、５２Ｅの出力が上に出力しうる。
　［４］ページ制御
　図８は、ページ制御を行うＭＬＵＴの一例を示す図である。ページ制御を行うＭＬＵＴは、ＭＬＵＴの一部が、他の構成メモリのページ制御信号を生成する回路として動作し、そのデータ出力は、他の構成メモリのページを制御する。
　図８に示すＭＬＵＴ３０は、大容量のメモリセルユニット４０Ａ、４０Ｂを有し、各メモリセルユニットは、９本のアドレス線と、６４本のデータ線で構成されるので、２の９乗（５１２）ワード×６４ビットの大容量となる。本例ではＡ２～Ａ８がページ・アドレスで論理の多重化ができる。この場合は１２８ページの例である。また、本例では、２方向配置のＭＬＵＴアレイである。そして、構成メモリは、各ページの構成データを格納するように構成されるので、記憶容量は大きくなる。そのため、２つのメモリにより、構成される。このようにすることで、左右からのクロック制御が可能になる。
　なお、図８は、概略図であり、メモリセルユニットの周辺回路であるデコーダ等は、示しておらず、デコーダは図５で説明したデコーダ１２０及びデータ入出力部１４０が、各メモリセルユニット毎に用意される。
　図９は、ＭＬＵＴ外部で状態機械を設ける例を示す図である。図９に示すように、あるＭＬＵＴ３０を外部システムからの制御により、アドレスによりページ（真理値表データ）を切り替えることもできる。
　従来のＭＰＬＤでは、ＭＰＬＤの状態機械は、真理値表データで定義することが必要があった。そのため、決められた条件に従って、あらかじめ決められた複数の状態を真理値表データで定義する真理値表データを設ける必要があった。ＭＬＵＴで構成されるステート・マシンが制御回路になり、データ・パスとは違い論理回路まで生成して配置配線をしなければならなかった。
　図１０は、ＭＬＵＴ内部で状態機械を設ける例を示す図である。構成データの一部を使いＭＲＬＤ独自で状態機械を設ける例である。ＭＬＵＴ３０Ｂで構成される回路らでデクリメント演算をさせてＣ言語のｆｏｒ制御を行わせる。０データ（ＭＬＵＴ３０Ｂの０アドレス）に次のページのアドレスを記憶させ他のアドレスには現在のアドレスを記憶させる。これでｆｏｒ文制御が可能になる。
　図１０に示すＭＬＵＴ３０は、ページの切替制御機能を持つことから、ステートマシンを真理値表で定義する必要がなくなる。例えば、ｆｏｒ文は所定値がある条件になるまで、自ページのアドレスをデータに出力してページ切り替えを行わず、同じページで動作を処理する。ある条件を満たせば（例えば、ｉ＝０）、その際にページ切り替えのアドレスを、データ線に出力する。データ線は、他のメモリセルユニットにアドレス線として入力するので、当該他のメモリセルユニットのページ切り替えが可能になる。また、ｃａｓｅ文の場合は所定値の値により、飛び先番地をデータに出力してページ切り替えを行わせて動作変更させることが出来る。以上により、従来のＭＰＬＤは論理回路構成しか出来なかったものに対してＣ言語の動作合成も出来るようになり、Ｃ言語からＭＰＬＤのＭＬＵＴの真理値データを生成させることが可能になり、ＦＰＧＡ以上の機能を持たせることができる。
　ＭＲＬＤは専用の小型のＳＲＡＭに関する半導体設計試作、製造を経なくても、従来の大容量のメモリデバイスを利用できる。ＭＲＬＤをチップで構成する際、メモリＩＰ（Intellectual Property）を使うが、従来のＭＬＵＴが求めている微小メモリ容量では、アドレスデコーダやセンスアンプの面積が大きくメモリ自体の構成比率は５０％以下になる。このことは、オーバヘッドにもなり、効率が悪い。大容量メモリになるとアドレス・デコーダやセンス・アンプに比率は下がり、メモリ使用効率が上がる。そのため、大容量メモリにあった本案はＭＲＬＤチップの場合有効になる。
　［５］構成データ
　図８に示す例における構成データを図１２Ａ～図１２Ｊに示す。図１１は、図２で説明した交互配置のＭＬＵＴにより構成される論理回路と配線を示す図である。図１１は、図２で説明した交互配置のＭＬＵＴにより構成され、２つの構成メモリ（左側、右側）により構成される。図１１に例示されるように、論理回路と配線は、ＭＬＵＴ３０Ａ～３０Ｄにより構成される。また、下記に示す図１２Ａ～図１２Ｊは、ページ制御で選択される真理値表データも含む。
　図１２Ａは、ＭＬＵＴ３０Ａの左側の構成メモリに格納される構成データの一例を示す図である。図１２Ｂは、ＭＬＵＴ３０Ａの右側の構成メモリに格納される構成データの一例を示す図である。図１２Ｃは、ＭＬＵＴ３０Ｂの左側の構成メモリに格納される構成データの一例を示す図である。図１２Ｄは、ＭＬＵＴ３０Ｂの右側の構成メモリに格納される構成データの一例を示す図である。図１２Ｅは、ＭＬＵＴ３０Ｃの左側の構成メモリに格納される構成データの一例を示す図である。図１２Ｆは、ＭＬＵＴ３０Ｃの右側の構成メモリに格納される構成データの一例を示す図である。
　図１２Ｇは、ＭＬＵＴ３０Ｄの左側の構成メモリに格納される構成データの一例を示す図である。図１２Ｈは、ＭＬＵＴ３０Ｄの右側の構成メモリに格納される構成データの一例を示す図である。図１２Ｉは、ＭＬＵＴ３０Ｅの左側の構成メモリに格納される構成データの一例を示す図である。図１２Ｊは、ＭＬＵＴ３０Ｅの右側の構成メモリに格納される構成データの一例を示す図である。
　上記したように、再構成可能論理マルチプレクサの出力は、論理和されているため、信号出力の無い経路の構成データを「０」とすることにより、所望の論理演算を結果を出力するように、構成データは構成されている。
　［６］真理値表データの生成方法
　再構成可能な半導体装置の真理値表データは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって生成される。
　図１３に、情報処理装置のハードウェア構成の一例を示す。情報処理装置２１０は、プロセッサ２１１と、入力部２１２と、出力部２１３と、記憶部２１４とドライブ装置２１５を有する。プロセッサ２１１は、入力部２１２に入力された配置・配線用のソフトウェア、集積回路を設計するためのＣ言語記述またはハードウェア記述言語（ＨＤＬ）などの回路記述言語、及び、上記ソフトウェアを実行することによって生成される真理値表データを記憶部２１４に記憶する。また、プロセッサ２１１は、配置・配線用のソフトウェアを実行して、記憶部２１４に記憶された回路記述に対して以下に示す配置・配線の処理を行い、出力部２１３に、真理値表データを出力する。出力部２１３には、再構成可能な論理デバイス２０（図１３には示さず）を接続することができ、プロセッサ２１１が論理構成処理を実行して、生成した真理値表データを、出力部２１３を介して再構成可能な論理デバイス２０に書き込む。出力部２１３は、外部ネットワークと接続していてもよい。この場合、論理構成用のソフトウェアプログラムは、ネットワークを介して送受信される。ドライブ装置２１５は、例えば、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、フラッシュメモリなどの記憶媒体２１７を読み書きする装置である。ドライブ装置２１５は、記憶媒体２１７を回転させるモータや記憶媒体２１７上でデータを読み書きするヘッド等を含む。なお、記憶媒体２１７は、論理構成用のプログラム、又は、真理値表データを格納することができる。ドライブ装置２１５は、セットされた記憶媒体２１７からプログラムを読み出す。プロセッサ２１１は、ドライブ装置２１５により読み出されたプログラム又は真理値表データを、記憶部２１４に格納する。
　真理値表データが半導体装置２０に読み込まれることにより、真理値表データとハードウェア資源とが協働した具体的手段によって、論理要素及び／又は接続要素としての機能が構築される。また、真理値表データは、真理値表という論理的構造を示す構造を有するデータともいえる。
　以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素の組合せ、変形及びバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理及び請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
　２０　　ＭＲＬＤ
　３０　　ＭＬＵＴ
　４０　　構成メモリ
　５０　　再構成可能論理マルチプレクサ
　６０　　レジスタユニット
　２００　　クロック遷移検出部
　３００　　ＭＬＵＴアレイ

Claims (15)

  1. 　複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成される再構成可能論理デバイスであって、
    　それぞれのマルチルックアップテーブルユニットは、
    　　構成データを格納する構成メモリと、
    　　データ入力線と、
    　　データ出力線と、
    　　前記構成データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合させ、及び／又は、前記構成データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する再構成可能論理マルチプレクサと、を備え、
    　前記データ入力線および前記データ出力線により近接する前記マルチルックアップテーブルが接続される、再構成可能論理デバイス。
  2. 　前記構成データは、論理演算値及び／又は結線経路を規定する複数個の真理値表データを含み、前記データ入力に応じて、前記複数個の真理値表データの何れか１つが選択されるように構成される、請求項１に記載の再構成可能論理デバイス。
  3. 　前記再構成可能マルチプレクサは複数個あり、前記データ入力線の方向と、前記データ出力線の方向の組合せ毎に設けられる、請求項１又は２に記載の再構成可能論理デバイス。
  4. 　前記構成メモリから読み出された構成データを保持するとともに、前記保持した構成データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備える請求項１～３の何れか１項に記載の再構成可能な論理デバイス。
  5. 　前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された構成データの何れかを、選択して出力する請求項１～４の何れか１項に記載の再構成可能論理マルチプレクサ。
  6. 　前記マルチルックアップテーブルのデータ入力線は、隣接する他の前記マルチルックアップテーブルのデータ出力線に接続する請求項１～５の何れか１項に記載の再構成可能論理マルチプレクサ。
  7. 　前記構成メモリは、データ出力方向毎に用意される複数の構成メモリから構成される請求項１～６の何れか１項に記載の再構成可能な論理デバイス。
  8. 　前記構成メモリに出力されるアドレスの入力タイミングでクロックを生成するクロック遷移検出部を備え、前記構成メモリは、前記クロックに同期して動作する請求項１～７の何れか１項に記載の再構成可能な論理デバイス。
  9. 　前記構成メモリは、複数の構成データを記憶し、前記複数の構成データの何れか１つは、前記構成メモリの第２アドレス線に接続する第２データ出力線に出力し、前記第２アドレス線の入力に従って、前記複数の真理値表データを特定されるように構成される、請求項１～８の何れか１項に記載の再構成可能な論理デバイス。
  10. 　前記構成メモリは、複数の構成データを記憶し、外部と接続する第２アドレス線の入力に従って、前記複数の真理値表データを特定されるように構成される、請求項１～９の何れか１項に記載の再構成可能な論理デバイス。
  11. 　複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成される再構成可能論理デバイスの制御方法であって、
    　それぞれのマルチルックアップテーブルユニットは、
    　　データ入力線と、
    　　データ出力線と、
    　　再構成可能論理マルチプレクサと、を備え、
    　前記データ入力線および前記データ出力線により近接する前記論理部に接続し、
    　前記再構成可能論理マルチプレクサは、前記真理値表データに応答して選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
    　前記真理値表データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する、制御方法。
  12. 　前記再構成可能論理デバイスは、前記構成メモリから読み出された構成データを保持するとともに、前記保持した構成データを、前記再構成可能論理マルチプレクサに出力する保持部をさらに備え、
    　前記再構成可能論理マルチプレクサは、前記データ入力線からのデータ入力によって、前記保持部に保持された構成データの何れかを、選択して出力する請求項１１に記載の制御方法。
  13. 　前記構成メモリに出力されるアドレスの入力タイミングでクロックを生成するクロック遷移検出部を備え、前記構成メモリは、前記クロックに同期して動作する請求項１１又は１２に記載の制御方法。
  14. 　再構成可能論理デバイスを制御するためのプログラムにおいて、
    　前記再構成可能論理デバイスは、
    　複数のマルチルックアップテーブルユニットを有し、構成データ情報に応じて複数の論理回路が構成され、
    　それぞれのマルチルックアップテーブルユニットは、
    　　構成データを格納する構成メモリと、
    　　データ入力線と、
    　　データ出力線と、を有し、
    　前記マルチルックアップテーブルユニットに、
    　　選択的に前記データ入力線からのデータ入力と、前記データ出力線への前記データ出力とを結合し、
    　　前記構成データに応答して前記データ入力に関して論理演算したデータを、前記データ出力線へデータ出力する処理を実行させる、プログラム。
  15. 　請求項１４に示すプログラムを格納する記憶媒体。
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