JP5354427B2

JP5354427B2 - 集積回路のための再構成可能論理ファブリックおよび再構成可能論理ファブリックを構成するためのシステムおよび方法

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Publication number: JP5354427B2
Application number: JP2009518547A
Authority: JP
Inventors: マノハー，ラジット; ダブリュ．ケリー，クリントン
Original assignee: Achronix Semiconductor Corp
Current assignee: Achronix Semiconductor Corp
Priority date: 2006-06-28
Filing date: 2007-06-27
Publication date: 2013-11-27
Anticipated expiration: 2027-06-27
Also published as: US20120119781A1; EP2041872A2; WO2008008629A4; KR20090028552A; WO2008008629A3; EP2041872A4; WO2008008629A2; KR101058468B1; JP2009543472A; US20100013517A1; US8125242B2; US8575959B2; EP2041872B1; US7880499B2; US8949759B2; US20140137064A1; US20110169524A1

Description

＜関連出願の相互参照＞
本出願は、２００６年６月２８日に出願された米国特許仮出願第６０／８１７，５５２号に基づく優先権を主張するものである。

＜技術分野＞
本発明は、再構成可能論理ファブリックを備えた集積回路に関し、より詳細には、集積回路内に配備するための高性能再構成可能論理ファブリックに関し、それらの集積回路には、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、および、その他のプログラマブル論理デバイスが含まれ、それらの回路設計においては、計算速度が、考慮されるべき問題となる。また、本発明は、高性能再構成可能論理ファブリックを構成するための方法および装置に関する。

一般的な再構成可能論理ファブリックは、ファブリック内に組み込まれる同期回路を順次に配置することに頼る。ファブリック内に順次に配置される同期回路の存在は、論理ファブリックが論理演算を実行することのできる速度を制限する。順次チェーン内のそれぞれの回路は、チェーン内における先行する回路の計算結果を受信するために、少なくとも１つのクロックサイクルを待たなければならない。この遅延は、一般的な再構成可能論理ファブリックが演算することのできる速度を制限する。本発明人は、一般的な同期論理ファブリックを用いて達成できる速度よりも速い速度で演算することのできる再構成可能論理ファブリックが必要であることを認識した。

特定のハードウェア回路実装を備えるように一般的な再構成可能論理ファブリックを構成することは、オフライン電子設計自動化（ＥＤＡ）ツールを用いて達成される。これらのツールは、再構成可能ファブリック内に同期回路が存在することを仮定している。本発明人は、より速い計算速度を達成することができるだけでなく、利用可能なＥＤＡ設計ツールを用いて容易に設計することのできる再構成可能論理ファブリックが必要であることを認識した。

本発明は、再構成可能論理ファブリック、および、再構成可能論理ファブリックを構成するための方法およびシステムを提供する。

本発明のこれらのおよびその他の目的、特徴、および、利点が、以下の本発明の詳細な説明を図面とともに考察することによって明らかとなる。
本発明の実施形態によるプログラマブル論理ファブリック内に実装されるべき非同期回路演算を表現するのに適したデータフローノードを示す概念図である。本発明の実施形態によるプログラマブル論理ファブリックの一部分に対するフロアープランを示す図である。本発明の実施形態による論理クラスタのブロック図である。本発明の実施形態による論理クラスタ対の回路図である。本発明の実施形態によるｗｉｄｅ−ＡＮＤ演算を実装する再構成可能論理ブロックの配置を含む論理クラスタを示す回路図である。本発明の実施形態によるｗｉｄｅ−ＯＲ演算を実装する再構成可能論理ブロックの配置を示す回路図である。本発明の実施形態による再構成可能論理ブロックを示す回路図である。本発明の実施形態によるループ状に構成されたルックアップテーブルを示す回路図である。マージ演算を実行するように構成された本発明の論理エレメントを示す論理図である。図９Ａおよび図９Ｃに示される論理演算を実行するように再構成することのできる論理エレメントを表現する論理図である。スプリット演算を実行するように構成された本発明の論理エレメントを示す論理図である。

本発明によれば、集積回路のための非同期再構成可能論理ファブリックおよびその非同期再構成可能論理ファブリック内に実装されるべき非同期回路を設計するための方法が、ここに提供される。

図１
図１は、例としての非同期データフロー演算１０２〜１１４を示す。本発明の一実施形態においては、データフロー演算１０２〜１１４は、非同期再構成可能論理ファブリックのための特定のハードウェア実装を定義する。データフロー演算のためのデータは、“トークン”として表現される。データトークンは、データパスに沿って進む。図１において、データパスは、エッジとして表現される。

例えば、コピー演算１０２は、回路のノードが、そのコピー演算１０２によって、そのノードのトークン入力におけるトークンを複製し、そのトークンを複数の受信者に送信する演算を表現する。関数１０４は、複数の入力変数を有する任意の関数を計算し、その結果を出力に提供する。本発明の実施形態によれば、関数は、トークンがそれのすべての入力上に到着してはじめて完了する。

マージ演算１０６は、複数の入力、制御入力（ｃｔｒｌ）、および、ただ１つの出力を備えたノードとして表現される。マージ演算１０６は、制御入力から制御トークンを読み出す。制御トークンは、出力チャンネル上に提供するためのトークンをマージがどの入力から読み出すべきかを指示する。スプリット１０８は、マージとは逆の関数を実行する。スプリット１０８は、１つの入力および複数の出力を有する。制御トークンの値は、入力チャンネルから読み出されたトークンをスプリットがどの出力に書き込むべきかを指示する。

シンク１１０は、トークンを無条件に消費する。ソース１１２は、一定値を備えたデータトークンを生成する。ソース１１２は、それの先行するトークンが消費されるまでは新しいトークンを生成しない。イニシャライザー１１４は、デバイス、例えば、ＦＰＧＡが、リセットされたときにそれの入力上に存在するデータトークンによって開始する。リセットの後、イニシャライザー１１４は、コピーと同じように動作する。

図１に示されるようなこれまでに説明された演算は、本発明の実施形態による再構成可能論理ファブリックの特定の構成のために、ハードウェア回路実装を記述するのに使用される。図１に示される基本演算を実装する設計ツールが、本発明の非同期リプログラマブル論理ファブリックを構成するのに使用されてもよい。基本演算は、本発明の再構成可能論理ファブリックを用いてより複雑な決定性非同期計算を実行することのできる回路を実装するために、組み合わせることが可能である。

本発明の再構成可能非同期論理ファブリックは、少なくとも２つの利点を提供する。第１に、本ファブリックを備えた回路は、クロック非依存演算により、より速い演算が可能である。第２に、本発明のファブリックを備えた非同期回路の表現は、利用可能な設計ツールを用いて容易に実装される。したがって、本発明の実施形態は、これまでに説明されたデータフロー演算を実行する回路の動作を最適化する。

図２
図２は、本発明の実施形態による集積回路２００を示す。集積回路２００は、プログラマブル論理ファブリック２０１およびプログラマブル入出力（Ｉ／Ｏ）ブロック２０２を備える。論理ファブリック２０１は、少なくとも１つのファブリック部分２５０を備える。ファブリック部分２５０は、論理ファブリック２０１内に組み込まれたエレメントからなるアレイ２１０を構成する。部分２５０のエレメントは、フローイングユニット（ｆｌｏｗｉｎｇｕｎｉｔ：ここでは、ブロックとも呼ばれる）、すなわち、再構成可能論理ブロック（ＲＬＢ）２０８、静的メモリーブロック（ＳＭＢ）２０６、および、非同期乗算ブロック（ＡＭＢ）２０７のそれぞれの中の少なくとも１つを備える。

本発明の一実施形態においては、本発明の論理ファブリック２０１を構成するエレメントのそれぞれは、非同期であり、換言すれば、クロック信号に依存せずに論理演算を実行することができる。その結果として、論理ファブリック２０１は、同期論理エレメントに頼る一般的なファブリックによって達成することのできる速度よりも速い速度で論理演算を実行することができる。

本発明の一実施形態においては、本発明の論理ファブリック２０１は、少なくとも１ＧＨｚのクロック速度程度の速度で論理演算を実行する。本発明の一実施形態によれば、商業的に入手できる相補型金属酸化膜半導体（ＣＭＯＳ）プロセスが、エレメントを論理ファブリック２０１内に組み込むのに使用される。ここで説明される本発明の実施形態に基づいて構成されるプログラマブル論理ファブリック２０１は、高速環境において動作する電子機器に配備するためのリプログラマブル論理回路を提供する。

本発明の一実施形態においては、プログラマブル論理ファブリック２０１は、論理ファブリックエレメントからなる少なくとも１つのアレイ２１０を備える拡張可能なファブリックフロアープランすなわちアーキテクチャーを提供する。本発明のプログラマブルファブリック２０１は、システムオンチップ（ＳｏＣ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、システムインパッケージ（ＳｉＰ）、および、特定用途向け標準（ＡＳＳＰ）デバイスを含む多種多様な半導体デバイスに配備可能であるが、それらに限定されない。

ファブリック２０１の実施形態は、市販の非同期論理ファミリーによる実装が可能である。本発明の別の実施形態は、論理ファミリーの組み合わせを用いて実装される。適切な論理ファミリーの例は、擬似遅延不感回路（ｑｕａｓｉｄｅｌａｙ−ｉｎｓｅｎｓｉｔｉｖｅｃｉｒｃｕｉｔ）、セルフタイム回路、速度非依存回路、束データ方式回路、マイクロパイプライン、ａｓＰ、ａｓＰ^＊、および、ＧａｓＰ、さらには、単一トラックフルバッファー回路（ｓｉｎｇｌｅｔｒａｃｋｆｕｌｌｂｕｆｆｅｒｃｉｒｃｕｉｔ）、セルフリセット／パルスモード論理、または、非同期技術を使用するその他の回路を含む。

ＳＲＡＭメモリーブロック（ＳＭＢ）

ＳＭＢ２０６は、メモリーエレメントである。本発明の一実施形態によれば、ＳＭＢ２０６は、デュアルポートスタティックランダムアクセスメモリー（ＳＲＡＭ）モジュールを備える。少なくとも１つのＳＭＢ２０６が、プログラマブル論理ファブリック２０１のアレイ２１０内に組み込まれる。ＳＭＢ２０６は、ＲＬＢ２０８およびＡＭＢ２０７によってアクセスされることが可能である。ＳＭＢ２０６は、複数のメモリー配列の中の少なくとも１つを備えるように構成されることが可能である。ＳＭＢ２０６のための例としてのメモリー配列は、３２Ｋ×１ビット、１６Ｋ×２ビット、８Ｋ×４ビット、４Ｋ×８ビット、４Ｋ×９ビット、２Ｋ×１６ビット、２Ｋ×１８ビット、１Ｋ×３２ビット、１Ｋ×３６ビット、５１２×６４ビット、５１２×７２ビットを含む。

９ビットメモリー配列構成、１８ビットメモリー配列構成、および、７２ビットメモリー配列構成のＳＭＢ２０６は、メモリーのすべてのバイトに余分なビットを提供する。本発明のある実施形態によれば、余分なビットは、パリティー検査に使用されることが可能である。ＳＭＢ２０６は、プログラマブル相互接続エレメントＣＢ２０４を介して、相互接続グリッド（図２には示されない）に結合される。ＳＭＢ２０６は、また、それの隣接エレメント、例えば、ＡＭＢ２０７に結合される。本発明の一実施形態によれば、ＣＢ２０４は、相互接続グリッドへの非同期インタフェースをＳＭＢ２０６に提供する。本発明の一実施形態においては、ＣＢ２０４は、非同期であり、かつ、パイプライン化される。非同期動作メモリーにおいては、読み出し／書き込み要求は、先行する読み出し／書き込み要求がＳＭＢ２０６によって達成される前に、ＳＭＢ２０６へ転送することが可能である。本発明の一実施形態においては、ＳＭＢ２０６は、非同期ファーストイン／ファーストアウト（ＦＩＦＯ）メモリーを備えるように構成されることが可能である。そのような実施形態においては、ＳＭＢ２０６は、循環バッファーとして構成され、そして、挿入動作および除去動作をサポートするための論理を含む。本発明の一実施形態においては、論理ファブリック２０１内に組み込まれるＦＩＦＯの数およびＳＭＢ２０６へのポートの数は、リプログラマブルである。

非同期乗算ブロック（ＡＭＢ）

ＡＭＢ２０７は、非同期再構成可能乗算器を備える。ＡＭＢ２０７は、少なくとも１つのＳＭＢ２０６に結合される。それぞれのＳＭＢ２０６は、隣接するＡＭＢ２０７を有する。隣接するＡＭＢ２０７は、様々な幅で符号付き乗算を実行するように構成されることが可能である。ＡＭＢ２０７は、限定はされないが、ただ１つの７２×７２ビット乗算器、４つの３６×３６ビット乗算器、８つの１８×１８ビット乗算器、１６個の９×９ビット乗算器を含む様々な乗算器構成に使用できるようにプログラムされることが可能である。

ここで説明されるＡＭＢ２０７は、ＲＬＢから構成される乗算器と比較すれば、より高い密度およびより小さい消費電力を集積回路２００に提供する。ＡＭＢ２０７は、それの関連する相互接続エレメントＣＢ２０４をプログラムすることによって、相互接続グリッド（図示しない）に書き込み、かつ、相互接続グリッドから読み出すように構成されることが可能である。ＡＭＢ２０７は、また、それの隣接するＳＭＢ２０６と直接に通信するように構成される。ＡＭＢおよびＣＢのこの構成は、回路、例えば、乗算累算回路などの回路の効率的なプログラマブル構成を可能にする。本発明の一実施形態においては、乗算累算回路は、ＲＬＢ２０８を累算器として構成し、また、ＡＭＢ２０７を乗算器として構成し、かつ記憶するためにＳＭＢ２０６を使用することによって、形成される。ＳＭＢ、ＡＭＢ、および、ＲＬＢのこの配置は、高速フーリエ変換（ＦＦＴ）、有限インパルス応答（ＦＩＲ）フィルター、および、離散コサイン変換（ＤＣＴ）のような多種多様なディジタル信号処理（ＤＳＰ）関数を実装するのに使用できる。したがって、本発明のＲＬＢは、ＡＭＢ２０７だけによって提供すれば非効率的なものとなるかもしれない乗算資源を
必要とする用途のために、乗算器を実装するように構成されることが可能である。

チャンネルボックス（ＣＢ）２２０およびスイッチボックス（ＳＢ２０５）

論理ファブリック２０１は、複数のチャンネルボックス（ＣＢ）２２０および複数のスイッチボックス（ＳＢ）２０５を備える。それぞれのＲＬＢ２０８、ＳＭＢ２０６、および、ＡＭＢ２０７は、対応するチャンネルボックスＣＢ２２０を介して、ファブリック２０１に含まれる相互接続グリッドの対応する部分に結合される。スイッチボックス（ＳＢ）２０５は、パイプライン化された相互接続グリッドの交差部分に提供される。ＳＢ２０５は、相互接続グリッド部分を介して、ファブリック２０１のエレメントを結合するようにプログラムされることが可能である。アレイ２１０の構成は、図１に関して説明されたようなデータフロー演算を実行するようにチャンネルボックス２０６およびスイッチボックス２０５をプログラムすることによりファブリックエレメントを相互接続グリッドに結合することで達成され、その結果として、リプログラマブル論理ファブリック２０１は、非同期再構成可能論理ファブリックを備える。

再構成可能論理ブロック（ＲＬＢ）２０８

本発明の一実施形態においては、リプログラマブル論理ブロック（ＲＬＢ）２０８は、論理回路を備える。論理回路は、論理回路入力に提供される信号に論理演算を施し、演算結果を論理回路出力に提供する。

本発明の一実施形態においては、論理ファブリック２０１のそれぞれのＲＬＢは、非同期論理回路だけを備える。したがって、本発明は、一般的な論理回路および論理ファブリックからは逸脱したものである。一般的なプログラマブル論理ファブリックは、ファブリック内に同期回路を備える。したがって、一般的なファブリックは、計算演算を同期させるためのクロックを必要とする。それとは対照的に、本発明のファブリック２０１は、計算演算を同期させるためのクロックに頼るものではない。ＲＬＢ２０８は、非同期論理回路を備えるので、ファブリック２０１は、クロック供給ネットワークを必要としない。

本発明の一実施形態においては、ＲＬＢ２０８は、論理クラスタ（ｌｏｇｉｃｃｌｕｓｔｅｒ）ＬＣ４００の配置を備える。

論理クラスタ４００

図４は、本発明の実施形態による論理クラスタ（ＬＣ）４００を示す。本発明の一実施形態においては、それぞれのＲＬＢは、４つのＬＣ４００からなるグループを備える（図５に示される例）。それぞれのＬＣ４００は、順次に演算するようにプログラムされることが可能であり、それによって、ＲＬＢ２０８は、複数のＬＣ入力を介して提供される信号に複雑な論理演算を施すように構成されることが可能である。ＬＣ４００入力は、図４において、Ａ、Ｂ、Ｃ、および、Ｄに示される。

図４は、論理クラスタ４００の概略図である。従来の再構成可能論理回路とは違って、ＬＣユニット４００は、非同期論理回路を備える。本発明の一実施形態においては、非同期論理回路は、パイプライン化される。ＬＣユニット４００は、４入力ルックアップテーブル（ＬＵＴ）４０２と、プログラマブルＡＮＤ（ＰＡＮＤ）４０６と、ＸＯＲゲート（ＰＸＯＲ）４０８と、キャリーチェーンマルチプレクサ（ＣＭＵＸ）４１０およびプログラマブルマルチプレクサ（ＰＭＵＸ）４１２とを備える。ＬＵＴ４０２は、最大で４つの入力を備えた関数を実装する。４つ未満の入力を備えた関数を実装するために、ＲＬＢにおけるソースが、未使用入力のためのトークンを生成するのに使用される。ＬＵＴ４０２の出力は、プログラマブルＸＯＲバッファー（ＰＸＯＲ）４０８を介して、ＬＣ４００の出力に結合され、あるいは、そのＬＣ４００の対応する状態ビット４１３に結合される。本発明のＰＸＯＲ４０８の実施形態は、バッファーとして動作するようにプログラムされることが可能である。あるいは、ＰＸＯＲ４０８は、ＬＵＴ４０２の出力と、Ｃｉｎ４０１において提供されるキャリーイン（下位からの桁上げ）値とのＸＯＲ演算を実行するようにプログラムされることが可能である。

それぞれのＬＣユニット４００は、専用の早期キャリーチェーン（ｅａｒｌｙ−ｏｕｔ
ｃａｒｒｙｃｈａｉｎ）のための回路を備え、その回路は、リップルキャリー加算器を効率的に実装するために、ＰＸＯＲ４０８とともに使用されてもよい。キャリーマルチプレクサ（ＣＭＵＸ）４１０は、適切なキャリーアウト（上位への桁上げ）トークン４０３を決定するために、ＬＵＴ４０２によって実装された演算から得られるＬＵＴ４０２の出力と、キャリーイン（下位からの桁上げ）トークン４０１とを使用するようにプログラムされることが可能である。キャリーイントークン４０１が、キャリーアウトトークン４０３を決定するのに必要とされない場合（例えば、１ビット加算器への両方の入力の値が、ゼロであれば、キャリーアウトは、ゼロとなる）。この場合、ＣＭＵＸ４１０は、キャリーイントークンが４０１に到着する前に、４０３におけるキャリーアウトトークンを生成する。したがって、それぞれのＬＣユニット４００は、２ビットの全加算器として構成されてもよく、キャリーチェーンは、下位から上位へ延びる。キャリーチェーン回路は、また、プログラマブルＡＮＤユニット（ＰＡＮＤ）を含み、そのＰＡＮＤは、乗算器を実装するのに使用されてもよい。

論理クラスタ対３００

図３は、論理クラスタ対３００を示す。論理クラスタ対３００は、２つの４入力ルックアップテーブル（ＬＵＴ）３０２および３０４と、２つの算術＆キャリー論理３０６および３０８と、２つの状態ビット記憶エレメント３１０および３１２とを備える。それぞれのＬＵＴ３０２および３０４の出力は、ＬＣの対応する出力および対応する状態ビットを駆動するように構成されることが可能である。本発明の一実施形態においては、ＬＵＴ３０２の出力は、ＬＣかまたは状態ビットの対応する出力を駆動するように選択されることが可能である。ＰＬＩ（図７に最もわかりやすく示される）は、状態ビットの出力（３１０および３１２に示される）がＬＵＴ３０２および３０４への入力となるように構成されることが可能である。この構成は、状態保持計算を可能にする。

本発明の一実施形態によれば、算術＆キャリー論理３０６および３０８は、早期キャリーチェーンを提供するように構成される。この構成においては、ＲＬＢは、出力を決定できるとすぐに、論理演算の結果を生成することができる。ＲＬＢは、すべての入力が準備ができた状態になるのを待つことなく、結果を生成する。算術＆キャリー論理ブロック３０６および３０８を図３に示されるように連結することによって、ブロックの平均レイテンシーは、減少する。本発明の一実施形態においては、ＬＵＴ、算術＆キャリー論理、および、状態ビットを含むブロックは、すべて、非同期論理とともにパイプライン化および実装される。

論理クラスタに加えて、本発明の実施形態によるＲＬＢ２０８は、さらに、トークンソースおよびトークンシンク、２条件付きユニット（ｔｗｏｗａｙｃｏｎｄｉｔｉｏｎａｌｕｎｉｔ）、４条件付きユニット、および、８条件付きユニットを備える。本発明の実施形態に基づいて構成されたＲＬＢは、論理演算をファブリック２０１のアーキテクチャーに効率的にマッピングするのを可能にする。それぞれのＲＬＢは、図２に示されるように、それの隣接するＣＢを使用することによって、データトークンをパイプライン化された相互接続に送信し、かつ、相互接続から受信する。

プログラマブルＩ／Ｏブロック２０２

プログラマブルＩ／Ｏブロック２０２（図２に示される）は、論理ファブリック２０１を、したがって、集積回路２００を、同期回路、デバイス、および、システム内に演算のために結合するのを可能にするように構成されることが可能である。本発明の一実施形態においては、プログラマブルＩ／Ｏブロック２０２は、論理ファブリック２０１の周囲に配置され、例えば、集積回路２００の周辺部分を形成する。本発明の一実施形態においては、Ｉ／Ｏブロックは、プログラマブル同期Ｉ／Ｏブロックおよび静的同期Ｉ／Ｏブロックおよび静的非同期Ｉ／Ｏブロックを備える。

本発明の例としての一実施形態は、２つの種類のＩ／Ｏを用いて実装されたＦＰＧＡを備える。本発明の一実施形態においては、それらの種類は、選択されることが可能である。第１の種類は、同期Ｉ／Ｏバンク（ＳＩＯ）を備え、これらの同期Ｉ／Ｏバンクは、標準的な同期Ｉ／Ｏブロックを組み合わせたもの、さらには、非同期ファブリックから同期インタフェースに変換することのできる構成可能同期ブロック（例えば、図２の２８８に示される）を備える。コンバータユニット２８８は、論理ファブリック２０１の非同期エレメントの出力に結合された入力を含み、論理演算結果を受信する。コンバータユニット２８８は、同期した状態で演算結果をコンバータ出力に提供する。第２の種類は、非同期Ｉ／Ｏバンク（ＡＩＯ）を備え、これらの非同期Ｉ／Ｏバンクは、複数のＦＰＧＡ間における非同期高速通信に使用されてもよい。

本発明のある実施形態によれば、プログラマブルＩ／Ｏブロックは、電気的入力出力ユニット特性を規定する技術規格に基づいて構成される。本発明のＩ／Ｏブロックの実施形態が準拠する例としての電気規格は、限定はされないが、ＧＰＩＯ、ＰＣＩ、ＰＣＩ−Ｘ、ＬＶＤＳ、ＬＤＴ、ＳＳＴＬ、および、ＨＳＴＬを含む。したがって、Ｉ／Ｏブロックを介して結合される信号は、ここで説明される本発明が実施される特定の用途に依存して、様々な電圧および駆動強度を備える。

同期Ｉ／Ｏ（ＳＩＯ）バンク

本発明の実施形態によれば、集積回路２００は、Ｉ／Ｏバンク２０２を含む。Ｉ／Ｏバンク２０２は、非同期ファブリック２１０が同期論理回路とインタフェースをとるのを可能にする。本発明の一実施形態においては、Ｉ／Ｏバンク２０２は、プログラマブル論理ファブリック２０１の周囲に配置される。Ｉ／Ｏバンク２０２は、２つの非同期ＩＣ２００、例えば、２つのＦＰＧＡ間における高スループット通信を提供する。本発明の実施形態によれば、そのような通信は、同期変換という欠点を伴うことなく達成される。Ｉ／Ｏバンク２０２は、２つの種類の非同期通信に使用できるように構成されることが可能である。第１の種類は、束データ方式インタフェースを用いた標準的な非同期ハンドシェークプロトコルである。第２の種類は、例えば、ＦＰＧＡ−ｔｏ−ＦＰＧＡ通信を可能にする高速シリアルリンクである。

束データ方式インタフェースは、データのための一組のＩ／Ｏピン＋標準的な束データ非同期ハンドシェークプロトコルを実装するための一対の要求／応答ピンを使用する。Ｉ／Ｏバンク２０３は、４相ハンドシェークプロトコルおよびトランジッションシグナリング２相プロトコル（ｔｒａｎｓｉｔｉｏｎ−ｓｉｇｎａｌｉｎｇｔｗｏ−ｐｈａｓｅｐｒｏｔｏｃｏｌ）の中の少なくとも１つを実装するように構成されることが可能である。Ｉ／Ｏバンク２０３は、送信者主導プロトコル（ｓｅｎｄｅｒｉｎｉｔｉａｔｅｄｐｒｏｔｏｃｏｌ）および受信者主導プロトコル（ｒｅｃｅｉｖｅｒｉｎｉｔｉａｔｅｄｐｒｏｔｏｃｏｌ）を実装するように構成されることが可能である。プロトコルは、非同期Ｉ／Ｏバンクを備えたＩ／Ｏブロック２０２の部分の数からなる最大限度まで選択可能な数のＩ／Ｏピンを用いて、実装されることが可能である。プロトコルのための物理的なシグナリングは、プログラマブルシグナリングブロックによって選択されることが可能である。

また、高速ＦＰＧＡ−ｔｏ−ＦＰＧＡ通信のためのマルチギガビット／秒スループット（ｍｕｌｔｉ−Ｇｂｐｓｔｈｒｏｕｇｈｐｕｔ）を可能にするシリアルリンクプロトコルは、Ｉ／Ｏブロック２０２を用いて、実装されることが可能である。このシリアルリンクは、何らかの再同期化オーバーヘッドを伴うことなく、広帯域幅および低レイテンシーの非同期通信を提供する。

本発明の一実施形態においては、非同期から同期への変換は、ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ（ＥＤＡ）ツールによって実行される。ＥＤＡツールは、ＩＣ２００の設計中に同期出力を提供するとき、Ｉ／Ｏを定義するのに使用されることが可能である。ＥＤＡツールは、プログラマブルクロック発生器を備えたコンバータを提供する。

本発明の実施形態によれば、ＥＤＡコンバータは、プログラマブルＩ／Ｏブロック２０２の周波数を指定するのに使用される。本発明のファブリック２０１は、ＥＤＡコンバータの使用を可能にする。再構成ファブリック２０１は、ＥＤＡツールのクロック発生器によって指定された周波数で演算するように構成されることが可能である。したがって、本発明は、ＥＤＡツールの使用を可能にし、その結果として、ＥＤＡツールによって提供される同期−非同期コンバータの使用を可能にする。ＥＤＡコンバータの使用は、また、遅延ロックループを提供し、クロックエッジからの所定の遅延オフセットで、ＩＣ２００の同期出力が有効となることを可能にする。

ＥＤＡツールは、ＩＣ２００に対する有効ビットによって同期出力を可能にする第２の種類のコンバータを提供する。この場合、ファブリック２０１が、新しいデータ出力をいつ生成しようとも、演算結果が生成される。プロトコルのための物理的なシグナリングは、本発明のある実施形態に基づいたプログラマブルシグナリングブロックから選択されることが可能である。

ファブリック２０１の非同期アーキテクチャーは、同期トラブルシューティング集積回路２００をサポートする。本発明の一実施形態においては、ＩＣ２００は、ユーザが指定した形で駆動されてもよい非同期−同期コンバータ２８８を備える。キーとなるレジスタまたはワイヤが、“デバッグ”信号として指定される。これらは、ＩＣ２００のオンチップデバッグレジスタに自動的に接続される。デバッグレジスタは、スキャンおよびロードされてもよく、クロックが、同期フローと類似する形で順次にシングルステップで実行するのに使用される。一式のデバッグレジスタおよびＩ／Ｏは、ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ（ＪＴＡＧ）インタフェースを介して、スキャンおよびロードされてもよい。この分野において知られているように、ＪＴＡＧは、ＩＥＥＥ１１４９．１規格、すなわち、境界スキャンを用いてプリント回路基板を検査するのに使用されるテストアクセスポートのためのＳｔａｎｄａｒｄＴｅｓｔＡｃｃｅｓｓＰｏｒｔａｎｄＢｏｕｎｄａｒｙＳｃａｎＡｒｃｈｉｔｅｃｔｕｒｅのことを言う。

図５再構成可能論理ブロック（ＡＮＤ構成）
図５は、図３および図４に示されるような論理クラスタを示す回路図であり、本発明の簡素化された例としての実施形態による再構成可能論理ブロック（ＲＬＢ）５０１、５０３、および、５０５を備えるように配置される。図５に示される実施形態においては、ＲＬＢ５０１、５０３、および、５０５は、ｗｉｄｅ−ＡＮＤ演算を実装するように構成される。それぞれのＲＬＢは、ｗｉｄｅ−ＡＮＤ演算、ＯＲ演算、および、積和（ＳＯＰ）演算を提供する回路エレメントを備える。複数のＲＬＢにまたがるｗｉｄｅ−ＡＮＤ演算は、４入力ＡＮＤ演算を実行するようにＬＵＴ（例えば、５０２、５０４）をプログラムすることによって、かつ、キャリーチェーンを使用することによって、形成される。図５は、ＲＬＢ５０１、５０３、および、５０５にまたがる４８入力ＡＮＤを示す。本発明の一実施形態においては、ＡＮＤは、パイプライン化される。換言すれば、最下位のＬＵＴ５３０は、ＬＵＴ５３０がそれの出力を生成するとすぐに、新しい入力を受け入れる。ＬＵＴ５３０は、４８入力ＡＮＤ全体が完了するのを待たなくてもよい。

図５を詳細に参照すると、６つの論理クラスタ（ＬＣ）５１４、５１６、５１８、５２０、および、５２２のそれぞれは、入力にＡＮＤ関数を施しそして出力をＣＭＵＸ（例えば、ＬＣ５１８のＣＭＵＳ５０８および５０６）からなるチェーンに供給する２つの４入力ＬＵＴ（例えば、ＬＣ５１８のＬＵＴ５０２および５０４）を含む。６４本の入力線は、それぞれが１６本からなるグループ（例えば、ＲＬＢ５０３のＬＣ５１８および５２０のＬＵＴ５０２、５０４、５３３、および、５３０への入力）として形成される。これまでに説明したように、ＬＣのそれぞれは、２つのＬＵＴおよび上述したような接続算術論理（ＡＬ）を備える。

図６再構成可能論理ブロック（ＯＲ構成）
図６は、本発明の実施形態によるｗｉｄｅ−ＯＲ演算を実装する再構成可能論理ブロックの配置を示す回路図である。隣接するＲＬＢ間の専用キャリー接続を用いて垂直に流れるｗｉｄｅ−ＡＮＤ演算とは対照的に、ｗｉｄｅ−ＯＲ演算は、専用水平接続を介して、水平に流れる。それぞれのＲＬＢは、最大で９つの入力、すなわち、それぞれのＬＣの出力と左側に隣接するＲＬＢから専用水平接続を介してのＰＯＲの出力とを有することのできるプログラマブルＯＲバッファー（ＰＯＲ）を含む。これは、単一ＲＬＢが３２入力ＯＲを実行するのを可能にする。図６は、１２８入力ＯＲ６００を形成するように配置された４つのＲＬＢ６０２Ａ、６０２Ｂ、６０２Ｃ、６０２Ｄを示す。１つの例としてのＲＬＢ６０２Ｂが、８つの４入力ＬＵＴを含むことを示すために拡大されており、それぞれの４入力ＬＵＴは、ＯＲ関数を施すようにプログラムされ、それらの出力は、８入力＋キャリーＰＯＲに結合される。

ｗｉｄｅ−ＡＮＤ演算およびｗｉｄｅ−ＯＲ演算を生成するのに使用される技術を組み合わせることによって、ユーザは、きわめて幅の広い積和（ＳＯＰ）演算を効率的に実装することができる。プログラマブルＯＲ回路が、パイプライン化され、ＰＯＲは、すべてのそれの入力が準備ができた状態になる前に、それの出力を生成してもよい。例えば、入力トークンの中の１つが、“１”であれば、すべてのその他の入力がまだ準備ができた状態でなくても、ＰＯＲの出力は、わかる。ＰＯＲは、早期“１”値を生成し、その“１”は、残りの回路が、すべての入力がまだ準備ができた状態でなくても、先に進むのを可能にする。別の設計は、ＰＯＲによってサポートされる入力の数を変更してもよい。

図７
図７は、本発明の実施形態による再構成可能論理ブロック（ＲＬＢ）７００を示す回路図である。ＲＬＢ７００は、第１および第２のプログラマブル論理インタフェース（ＰＬＩ）７０１および７０２をそれぞれ備え、また、第１および第２の論理クラスタ（ＬＣ）７０７および７１１をそれぞれ備える。それぞれのＰＬＩ７０１および７０２は、ＲＬＢ７００のコンポーネントをその他のＲＬＢ（図７には示されない）のコンポーネントに結合するように構成されることが可能な複数のプログラマブルスイッチ（ＣＢおよびＳＢ？
）を備える。第１および第２のＰＬＩ７０１および７０２は、さらに、相互接続グリッド（図示しない）上に存在するＲＬＢに対応するＣＢと通信するように構成された入力バッファーおよび出力バッファーを備える。本発明の一実施形態においては、入力バッファーは、リセット時にトークンを初期化することによって、提供される。本発明の様々な実施形態によれば、出力バッファーは、コピー演算を実行するように構成されることが可能である。これは、ただ１つの出力トークンを複数のＣＢにコピーするのを可能にする。

ＲＬＢ７００の第１および第２のＰＬＩ７０１および７０２は、７５１、７５２、および、７５３において指示されるスプリット演算、ならびに７６１、７６２、および、７６３において指示されるマージ演算を実装することによって構成された回路を備える。これらの演算は、論理クラスタ７０７ならびに７１１のために、５入力、６入力、もしくは、７入力関数を実装するのに使用されることが可能である。図７は、６入力関数として構成されたＲＬＢ７００を示す。本発明の一実施形態においては、スプリットおよびマージは、ＬＵＴ７２１、７２２、７２３、および、７２４に接続される。このように、ＲＬＢ７００は、ＬＵＴの第１の入力〜第６の入力に論理演算を施し、その論理演算の結果をＲＬＢ出力７８０に提供するように構成される。

それぞれのＲＬＢ７００は、複数のソースおよびシンクを含む。ソースは、ＰＬＩ７０１および７０２に入りまたＰＬＩ７０１および７０２から出るデータトークンを生成する。これらのデータトークンは、ＬＣのための入力として（ＬＵＴ入力として、または、キャリーイン値として）使用されてもよい。

図８低レイテンシーループ

図８は、論理クラスタ８３１〜８３４を備えた回路８００を示す。ＬＵＴ８２１〜８２８が、本発明の実施形態によるループを実装するように配置される。

図９Ａ、図９Ｂ、および、図９Ｃ

図９Ｂは、本発明の実施形態による条件付きユニット（ＣＵ）として構成された本発明のファブリックのエレメントを示す概念図である。それぞれのＲＬＢ７００（図７に示される）は、図９Ａの９３６に示されるように、条件付きユニット（ＣＵ）として構成されることが可能である。本発明の一実施形態においては、ＲＬＢ７００は、２つの２条件付きユニットＣＵ２、１つの４条件付きユニット、および、１つの８条件付きユニット（ＣＵ２、ＣＵ４、および、ＣＵ８）を備える。ＣＵ９３６は、図９Ａおよび図９Ｃに示されるように、２つの構成で示される。ＣＵ９３６の構成は、制御信号９５０によって決定される。マージ演算において、ＣＵ９３６は、入力ｉ０およびｉ１をマージし、マージされた出力ｏ０を提供する。スプリット演算においては、ＣＵ９３６は、入力ｉ０を２つの出力ｏ０およびｏ１にスプリットする。

図９Ｃは、スプリット演算を実行するように構成されたＣＵ９３６を示す。ＣＵ９３６は、それの第１の入力９２３からデータトークンを読み出し、かつ、それの制御チャンネル９５０から制御トークンを読み出す。制御トークン９５０の値に基づいて、ＣＵ９３６は、データトークンをそれの出力９２７および９２８の中の１つに送信する。

図９Ａは、マージ演算を実行するように構成されたＣＵ９３６を示す。ＣＵ９３６が、マージ演算を実行するように構成される場合、ＣＵ９３６は、９５０から制御トークンを読み出し、その制御トークンの値に基づいて、それの入力９２３および９２４の中の１つからデータトークンを読み出し、そして、そのデータトークンをそれの第１の出力９２７に送信する。

条件ユニットのための第３の構成は、決定性ＭＵＸとしてなされたものであり、そのＭＵＸは、トークンをすべての入力において常に受信するがそれらのトークンの中の１つだけを出力として選択するマージブロックに対応する。ＲＬＢを用いて多数の入力を有する関数を構成する別の方法は、図７に示されるようにスプリットおよびマージのツリーを使用するのではなく、入力をコピーし（スプリットを使用するのではなく）、そして、マージの代わりに決定性ＭＵＸを使用することである。

本発明が、特定の実施形態に関して、図示および説明されたが、本発明をそのように限定されるものではない。この時点において、読者は、多くの変形、変更、および、改良を考え出すことができるはずである。

Claims

集積回路デバイスにおいて使用するための再構成可能ファブリックであって、
非同期論理エレメントが、非同期論理エレメント入力に提供される信号に論理演算を施し、かつ、非同期に演算結果を非同期論理エレメント出力に提供するようにプログラムされることが可能であり、前記非同期論理エレメントが、少なくとも１つのチャネルボックス（ＣＢ）、少なくとも１つのスイッチボックス（ＳＢ）、少なくとも１つの再構成可能論理ブロック（ＲＬＢ）、少なくとも１つのメモリーユニット、該少なくとも１つのメモリーユニットに結合された少なくとも１つの乗算ユニット、及び相互接続グリッドを含む、前記非同期論理エレメントだけからなる組み込みアレイ、を備え、
前記少なくとも１つのＲＬＢ、前記少なくとも１つのメモリーユニット、および、前記少なくとも１つの乗算ユニットは、対応する前記少なくとも１つのＣＢを介して、前記相互接続グリッドに結合されており、
前記少なくとも１つのスイッチボックスは、パイプライン化された前記相互接続グリッドの交差部分に提供され、
前記少なくとも１つのＣＢおよび前記少なくとも１つのスイッチボックスをプログラムすることにより前記非同期論理エレメントを前記相互接続グリッドに結合することで、マージ、コピー、関数、スプリット、シンク、ソース、または、イニシャライザーのうちの少なくとも１つ演算が実装され、
前記少なくとも１つのＲＬＢは、少なくとも１つの論理クラスタ（ＬＣ）を備え、
前記少なくとも１つのＬＣが、ルックアップテーブル（ＬＵＴ）、プログラマブルＡＮＤ（ＰＡＮＤ）、プログラマブルＸＯＲバッファー（ＰＸＯＲ）、キャリーチェーンマルチプレクサ（ＣＭＵＸ）、及びプログラマブルマルチプレクサ（ＰＭＵＸ）を備え、
前記ＬＵＴの出力は、前記ＰＸＯＲを介して、前記ＬＣの出力、あるいは前記ＬＣの状態ビットに結合され、
前記ＰＸＯＲは、バッファーとして動作するように、或いは、前記ＬＵＴの出力と、キャリーイン値とのＸＯＲ演算を実行するようにプログラムされ、
前記ＣＭＵＸは、演算から得られる前記ＬＵＴの出力と、キャリーイントークンとからキャリーアウトトークンを生成するようにプログラムされる、
ことを特徴とする、再構成可能ファブリック。
集積回路であって、
再構成可能論理ファブリックを備え、
前記再構成可能論理ファブリックが、
非同期論理エレメントが、非同期論理エレメント入力に提供される信号に論理演算を施し、かつ、演算結果を非同期論理エレメント出力に提供するようにプログラムされることが可能であり、前記非同期論理エレメントが、少なくとも１つのチャネルボックス（ＣＢ）、少なくとも１つのスイッチボックス（ＳＢ）、少なくとも１つの再構成可能論理ブロック（ＲＬＢ）、少なくとも１つのメモリーユニット、該少なくとも１つのメモリーユニットに結合された少なくとも１つの乗算ユニット、及び相互接続グリッドを含む、前記非同期論理エレメントの組み込みアレイであって、
前記少なくとも１つのＲＬＢ、前記少なくとも１つのメモリーユニット、および、前記少なくとも１つの乗算ユニットは、対応する前記少なくとも１つのＣＢを介して、前記相互接続グリッドに結合されており、
前記少なくとも１つのスイッチボックスは、パイプライン化された前記相互接続グリッドの交差部分に提供され、
前記少なくとも１つのＣＢおよび前記少なくとも１つのスイッチボックスをプログラムすることにより前記非同期論理エレメントを前記相互接続グリッドに結合することで、マージ、コピー、関数、スプリット、シンク、ソース、または、イニシャライザーのうちの少なくとも１つ演算が実装され、
前記少なくとも１つのＲＬＢは、少なくとも１つの論理クラスタ（ＬＣ）を備え、
前記少なくとも１つのＬＣが、ルックアップテーブル（ＬＵＴ）、プログラマブルＡＮＤ（ＰＡＮＤ）、プログラマブルＸＯＲバッファー（ＰＸＯＲ）、キャリーチェーンマルチプレクサ（ＣＭＵＸ）、及びプログラマブルマルチプレクサ（ＰＭＵＸ）を備え、
前記ＬＵＴの出力は、前記ＰＸＯＲを介して、前記ＬＣの出力、あるいは前記ＬＣの状態ビットに結合され、
前記ＰＸＯＲは、バッファーとして動作するように、或いは、前記ＬＵＴの出力と、キャリーイン値とのＸＯＲ演算を実行するようにプログラムされ、
前記ＣＭＵＸは、演算から得られる前記ＬＵＴの出力と、キャリーイントークンとからキャリーアウトトークンを生成するようにプログラムされる、
前記非同期論理エレメントの組み込みアレイと、
外部回路が、前記集積回路の外部に存在し、プログラマブル入力／出力ブロックが、前記外部回路と同期して動作するようにプログラムされることが可能である、前記非同期論理エレメント入力および前記非同期論理エレメント出力を前記外部回路に結合する前記プログラマブル入力／出力ブロックと、
を備える、
集積回路。
前記少なくとも１つの乗算ユニットと前記少なくとも１つのメモリーユニットとが、直接に結合された請求項２に記載の集積回路。
前記少なくとも１つの乗算ユニットと前記少なくとも１つのメモリーユニットとが、前記相互接続グリッドによって結合された請求項２に記載の集積回路。
前記少なくとも１つの乗算ユニットと前記少なくとも１つのメモリーユニットとが、直接接続および前記相互接続グリッドからそれぞれ構成される第１および第２の接続によって結合された請求項２に記載の集積回路。
前記再構成可能論理ファブリックが、前記直接接続と前記相互接続グリッドとのいずれかを選択するための少なくとも１つのプログラマブル接続ユニットをさらに備えた請求項５に記載の集積回路。
前記少なくとも１つの乗算ユニットおよび前記少なくとも１つのメモリーユニットが、
プログラムされることが可能である請求項２に記載の集積回路。
前記プログラマブル入力／出力ブロックが、前記演算結果を受信するために前記非同期論理エレメント出力に結合されたコンバータ入力を有する少なくとも１つのコンバータユニットを備え、前記少なくとも１つのコンバータユニットが、同期した状態で前記演算結果をコンバータユニット出力に提供する請求項２に記載の集積回路。
前記プログラマブル入力／出力ブロックが、前記演算結果を受信するために前記非同期論理エレメント出力に結合されたコンバータ入力を有する少なくとも１つのコンバータユニットを備え、前記少なくとも１つのコンバータユニットが、非同期に前記演算結果をコンバータユニット出力に提供する請求項２に記載の集積回路。
前記コンバータユニット出力が、バッファーレジスタに結合され、前記バッファーレジスタが、前記演算結果を累算および記憶するように構成され、前記バッファーレジスタが、前記バッファーレジスタをシングルステップで動作させるための制御入力を含み、それによって、前記演算結果が、シングルステップで前記外部回路に提供され、前記集積回路のトラブルシューティングを可能にする請求項９に記載の集積回路。
前記非同期論理エレメントが、複数のＲＬＢをさらに含み、それぞれの前記ＲＬＢが、少なくとも１つのＬＣを備え、前記少なくとも１つのＬＣが、少なくとも１つのＬＵＴを備え、前記少なくとも１つのＬＵＴが、前記非同期論理エレメント入力を備えた入力を含む請求項２に記載の再構成可能論理ファブリック。
集積回路であって、
非同期半導体ファブリックを備え、
前記非同期半導体ファブリックが、
論理ユニット入力に提供される信号に非同期論理演算を施し、かつ、非同期論理演算結果を論理ユニット出力に提供するようにプログラムされることが可能である、複数の非同期論理ユニットであって、少なくとも１つのチャネルボックス（ＣＢ）、少なくとも１つのスイッチボックス（ＳＢ）、少なくとも１つの再構成可能論理ブロック（ＲＬＢ）、少なくとも１つのメモリーユニット、該少なくとも１つのメモリーユニットに結合された少なくとも１つの乗算ユニット、及び相互接続グリッドを含む、前記複数の非同期論理ユニットであって、
前記少なくとも１つのＲＬＢ、前記少なくとも１つのメモリーユニット、および、前記少なくとも１つの乗算ユニットは、対応する前記少なくとも１つのＣＢを介して、前記相互接続グリッドに結合されており、
前記少なくとも１つのスイッチボックスは、パイプライン化された前記相互接続グリッドの交差部分に提供され、
前記少なくとも１つのＣＢおよび前記少なくとも１つのスイッチボックスをプログラムすることにより前記非同期論理ユニットを前記相互接続グリッドに結合することで、マージ、コピー、関数、スプリット、シンク、ソース、または、イニシャライザーのうちの少なくとも１つ演算が実装され、
前記少なくとも１つのＲＬＢは、少なくとも１つの論理クラスタ（ＬＣ）を備え、
前記少なくとも１つのＬＣが、ルックアップテーブル（ＬＵＴ）、プログラマブルＡＮＤ（ＰＡＮＤ）、プログラマブルＸＯＲバッファー（ＰＸＯＲ）、キャリーチェーンマルチプレクサ（ＣＭＵＸ）、及びプログラマブルマルチプレクサ（ＰＭＵＸ）を備え、
前記ＬＵＴの出力は、前記ＰＸＯＲを介して、前記ＬＣの出力、あるいは前記ＬＣの状態ビットに結合され、
前記ＰＸＯＲは、バッファーとして動作するように、或いは、前記ＬＵＴの出力と、キャリーイン値とのＸＯＲ演算を実行するようにプログラムされ、
前記ＣＭＵＸは、演算から得られる前記ＬＵＴの出力と、キャリーイントークンとからキャリーアウトトークンを生成するようにプログラムされる、
複数の非同期論理ユニットと、
外部回路が、前記非同期半導体ファブリックの外部に存在し、プログラマブル論理ユニットインタフェースの中の少なくとも１つが、前記非同期半導体ファブリックを同期デバイスに動作可能に結合することを可能にするために、前記論理演算結果を前記外部回路に提供するようにプログラムされることが可能である、前記非同期論理ユニットを前記外部回路に結合する複数の前記プログラマブル論理ユニットインタフェースと、
を備える、
集積回路。