JP5354427B2 - 集積回路のための再構成可能論理ファブリックおよび再構成可能論理ファブリックを構成するためのシステムおよび方法 - Google Patents
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Description
本出願は、2006年6月28日に出願された米国特許仮出願第60/817,552号に基づく優先権を主張するものである。
本発明は、再構成可能論理ファブリックを備えた集積回路に関し、より詳細には、集積回路内に配備するための高性能再構成可能論理ファブリックに関し、それらの集積回路には、例えば、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、および、その他のプログラマブル論理デバイスが含まれ、それらの回路設計においては、計算速度が、考慮されるべき問題となる。また、本発明は、高性能再構成可能論理ファブリックを構成するための方法および装置に関する。
図1は、例としての非同期データフロー演算102〜114を示す。本発明の一実施形態においては、データフロー演算102〜114は、非同期再構成可能論理ファブリックのための特定のハードウェア実装を定義する。データフロー演算のためのデータは、“トークン”として表現される。データトークンは、データパスに沿って進む。図1において、データパスは、エッジとして表現される。
図2は、本発明の実施形態による集積回路200を示す。集積回路200は、プログラマブル論理ファブリック201およびプログラマブル入出力(I/O)ブロック202を備える。論理ファブリック201は、少なくとも1つのファブリック部分250を備える。ファブリック部分250は、論理ファブリック201内に組み込まれたエレメントからなるアレイ210を構成する。部分250のエレメントは、フローイングユニット(flowing unit : ここでは、ブロックとも呼ばれる)、すなわち、再構成可能論理ブロック(RLB)208、静的メモリーブロック(SMB)206、および、非同期乗算ブロック(AMB)207のそれぞれの中の少なくとも1つを備える。
必要とする用途のために、乗算器を実装するように構成されることが可能である。
carry chain)のための回路を備え、その回路は、リップルキャリー加算器を効率的に実装するために、PXOR408とともに使用されてもよい。キャリーマルチプレクサ(CMUX)410は、適切なキャリーアウト(上位への桁上げ)トークン403を決定するために、LUT402によって実装された演算から得られるLUT402の出力と、キャリーイン(下位からの桁上げ)トークン401とを使用するようにプログラムされることが可能である。キャリーイントークン401が、キャリーアウトトークン403を決定するのに必要とされない場合(例えば、1ビット加算器への両方の入力の値が、ゼロであれば、キャリーアウトは、ゼロとなる)。この場合、CMUX410は、キャリーイントークンが401に到着する前に、403におけるキャリーアウトトークンを生成する。したがって、それぞれのLCユニット400は、2ビットの全加算器として構成されてもよく、キャリーチェーンは、下位から上位へ延びる。キャリーチェーン回路は、また、プログラマブルANDユニット(PAND)を含み、そのPANDは、乗算器を実装するのに使用されてもよい。
図5は、図3および図4に示されるような論理クラスタを示す回路図であり、本発明の簡素化された例としての実施形態による再構成可能論理ブロック(RLB)501、503、および、505を備えるように配置される。図5に示される実施形態においては、RLB501、503、および、505は、wide−AND演算を実装するように構成される。それぞれのRLBは、wide−AND演算、OR演算、および、積和(SOP)演算を提供する回路エレメントを備える。複数のRLBにまたがるwide−AND演算は、4入力AND演算を実行するようにLUT(例えば、502、504)をプログラムすることによって、かつ、キャリーチェーンを使用することによって、形成される。図5は、RLB501、503、および、505にまたがる48入力ANDを示す。本発明の一実施形態においては、ANDは、パイプライン化される。換言すれば、最下位のLUT530は、LUT530がそれの出力を生成するとすぐに、新しい入力を受け入れる。LUT530は、48入力AND全体が完了するのを待たなくてもよい。
図6は、本発明の実施形態によるwide−OR演算を実装する再構成可能論理ブロックの配置を示す回路図である。隣接するRLB間の専用キャリー接続を用いて垂直に流れるwide−AND演算とは対照的に、wide−OR演算は、専用水平接続を介して、水平に流れる。それぞれのRLBは、最大で9つの入力、すなわち、それぞれのLCの出力と左側に隣接するRLBから専用水平接続を介してのPORの出力とを有することのできるプログラマブルORバッファー(POR)を含む。これは、単一RLBが32入力ORを実行するのを可能にする。図6は、128入力OR600を形成するように配置された4つのRLB602A、602B、602C、602Dを示す。1つの例としてのRLB602Bが、8つの4入力LUTを含むことを示すために拡大されており、それぞれの4入力LUTは、OR関数を施すようにプログラムされ、それらの出力は、8入力+キャリーPORに結合される。
図7は、本発明の実施形態による再構成可能論理ブロック(RLB)700を示す回路図である。RLB700は、第1および第2のプログラマブル論理インタフェース(PLI)701および702をそれぞれ備え、また、第1および第2の論理クラスタ(LC)707および711をそれぞれ備える。それぞれのPLI701および702は、RLB700のコンポーネントをその他のRLB(図7には示されない)のコンポーネントに結合するように構成されることが可能な複数のプログラマブルスイッチ(CBおよびSB?
)を備える。第1および第2のPLI701および702は、さらに、相互接続グリッド(図示しない)上に存在するRLBに対応するCBと通信するように構成された入力バッファーおよび出力バッファーを備える。本発明の一実施形態においては、入力バッファーは、リセット時にトークンを初期化することによって、提供される。本発明の様々な実施形態によれば、出力バッファーは、コピー演算を実行するように構成されることが可能である。これは、ただ1つの出力トークンを複数のCBにコピーするのを可能にする。
Claims (12)
- 集積回路デバイスにおいて使用するための再構成可能ファブリックであって、
非同期論理エレメントが、非同期論理エレメント入力に提供される信号に論理演算を施し、かつ、非同期に演算結果を非同期論理エレメント出力に提供するようにプログラムされることが可能であり、前記非同期論理エレメントが、少なくとも1つのチャネルボックス(CB)、少なくとも1つのスイッチボックス(SB)、少なくとも1つの再構成可能論理ブロック(RLB)、少なくとも1つのメモリーユニット、該少なくとも1つのメモリーユニットに結合された少なくとも1つの乗算ユニット、及び相互接続グリッドを含む、前記非同期論理エレメントだけからなる組み込みアレイ、を備え、
前記少なくとも1つのRLB、前記少なくとも1つのメモリーユニット、および、前記少なくとも1つの乗算ユニットは、対応する前記少なくとも1つのCBを介して、前記相互接続グリッドに結合されており、
前記少なくとも1つのスイッチボックスは、パイプライン化された前記相互接続グリッドの交差部分に提供され、
前記少なくとも1つのCBおよび前記少なくとも1つのスイッチボックスをプログラムすることにより前記非同期論理エレメントを前記相互接続グリッドに結合することで、マージ、コピー、関数、スプリット、シンク、ソース、または、イニシャライザーのうちの少なくとも1つ演算が実装され、
前記少なくとも1つのRLBは、少なくとも1つの論理クラスタ(LC)を備え、
前記少なくとも1つのLCが、ルックアップテーブル(LUT)、プログラマブルAND(PAND)、プログラマブルXORバッファー(PXOR)、キャリーチェーンマルチプレクサ(CMUX)、及びプログラマブルマルチプレクサ(PMUX)を備え、
前記LUTの出力は、前記PXORを介して、前記LCの出力、あるいは前記LCの状態ビットに結合され、
前記PXORは、バッファーとして動作するように、或いは、前記LUTの出力と、キャリーイン値とのXOR演算を実行するようにプログラムされ、
前記CMUXは、演算から得られる前記LUTの出力と、キャリーイントークンとからキャリーアウトトークンを生成するようにプログラムされる、
ことを特徴とする、再構成可能ファブリック。 - 集積回路であって、
再構成可能論理ファブリックを備え、
前記再構成可能論理ファブリックが、
非同期論理エレメントが、非同期論理エレメント入力に提供される信号に論理演算を施し、かつ、演算結果を非同期論理エレメント出力に提供するようにプログラムされることが可能であり、前記非同期論理エレメントが、少なくとも1つのチャネルボックス(CB)、少なくとも1つのスイッチボックス(SB)、少なくとも1つの再構成可能論理ブロック(RLB)、少なくとも1つのメモリーユニット、該少なくとも1つのメモリーユニットに結合された少なくとも1つの乗算ユニット、及び相互接続グリッドを含む、前記非同期論理エレメントの組み込みアレイであって、
前記少なくとも1つのRLB、前記少なくとも1つのメモリーユニット、および、前記少なくとも1つの乗算ユニットは、対応する前記少なくとも1つのCBを介して、前記相互接続グリッドに結合されており、
前記少なくとも1つのスイッチボックスは、パイプライン化された前記相互接続グリッドの交差部分に提供され、
前記少なくとも1つのCBおよび前記少なくとも1つのスイッチボックスをプログラムすることにより前記非同期論理エレメントを前記相互接続グリッドに結合することで、マージ、コピー、関数、スプリット、シンク、ソース、または、イニシャライザーのうちの少なくとも1つ演算が実装され、
前記少なくとも1つのRLBは、少なくとも1つの論理クラスタ(LC)を備え、
前記少なくとも1つのLCが、ルックアップテーブル(LUT)、プログラマブルAND(PAND)、プログラマブルXORバッファー(PXOR)、キャリーチェーンマルチプレクサ(CMUX)、及びプログラマブルマルチプレクサ(PMUX)を備え、
前記LUTの出力は、前記PXORを介して、前記LCの出力、あるいは前記LCの状態ビットに結合され、
前記PXORは、バッファーとして動作するように、或いは、前記LUTの出力と、キャリーイン値とのXOR演算を実行するようにプログラムされ、
前記CMUXは、演算から得られる前記LUTの出力と、キャリーイントークンとからキャリーアウトトークンを生成するようにプログラムされる、
前記非同期論理エレメントの組み込みアレイと、
外部回路が、前記集積回路の外部に存在し、プログラマブル入力/出力ブロックが、前記外部回路と同期して動作するようにプログラムされることが可能である、前記非同期論理エレメント入力および前記非同期論理エレメント出力を前記外部回路に結合する前記プログラマブル入力/出力ブロックと、
を備える、
集積回路。 - 前記少なくとも1つの乗算ユニットと前記少なくとも1つのメモリーユニットとが、直接に結合された請求項2に記載の集積回路。
- 前記少なくとも1つの乗算ユニットと前記少なくとも1つのメモリーユニットとが、前記相互接続グリッドによって結合された請求項2に記載の集積回路。
- 前記少なくとも1つの乗算ユニットと前記少なくとも1つのメモリーユニットとが、直接接続および前記相互接続グリッドからそれぞれ構成される第1および第2の接続によって結合された請求項2に記載の集積回路。
- 前記再構成可能論理ファブリックが、前記直接接続と前記相互接続グリッドとのいずれかを選択するための少なくとも1つのプログラマブル接続ユニットをさらに備えた請求項5に記載の集積回路。
- 前記少なくとも1つの乗算ユニットおよび前記少なくとも1つのメモリーユニットが、
プログラムされることが可能である請求項2に記載の集積回路。 - 前記プログラマブル入力/出力ブロックが、前記演算結果を受信するために前記非同期論理エレメント出力に結合されたコンバータ入力を有する少なくとも1つのコンバータユニットを備え、前記少なくとも1つのコンバータユニットが、同期した状態で前記演算結果をコンバータユニット出力に提供する請求項2に記載の集積回路。
- 前記プログラマブル入力/出力ブロックが、前記演算結果を受信するために前記非同期論理エレメント出力に結合されたコンバータ入力を有する少なくとも1つのコンバータユニットを備え、前記少なくとも1つのコンバータユニットが、非同期に前記演算結果をコンバータユニット出力に提供する請求項2に記載の集積回路。
- 前記コンバータユニット出力が、バッファーレジスタに結合され、前記バッファーレジスタが、前記演算結果を累算および記憶するように構成され、前記バッファーレジスタが、前記バッファーレジスタをシングルステップで動作させるための制御入力を含み、それによって、前記演算結果が、シングルステップで前記外部回路に提供され、前記集積回路のトラブルシューティングを可能にする請求項9に記載の集積回路。
- 前記非同期論理エレメントが、複数のRLBをさらに含み、それぞれの前記RLBが、少なくとも1つのLCを備え、前記少なくとも1つのLCが、少なくとも1つのLUTを備え、前記少なくとも1つのLUTが、前記非同期論理エレメント入力を備えた入力を含む請求項2に記載の再構成可能論理ファブリック。
- 集積回路であって、
非同期半導体ファブリックを備え、
前記非同期半導体ファブリックが、
論理ユニット入力に提供される信号に非同期論理演算を施し、かつ、非同期論理演算結果を論理ユニット出力に提供するようにプログラムされることが可能である、複数の非同期論理ユニットであって、少なくとも1つのチャネルボックス(CB)、少なくとも1つのスイッチボックス(SB)、少なくとも1つの再構成可能論理ブロック(RLB)、少なくとも1つのメモリーユニット、該少なくとも1つのメモリーユニットに結合された少なくとも1つの乗算ユニット、及び相互接続グリッドを含む、前記複数の非同期論理ユニットであって、
前記少なくとも1つのRLB、前記少なくとも1つのメモリーユニット、および、前記少なくとも1つの乗算ユニットは、対応する前記少なくとも1つのCBを介して、前記相互接続グリッドに結合されており、
前記少なくとも1つのスイッチボックスは、パイプライン化された前記相互接続グリッドの交差部分に提供され、
前記少なくとも1つのCBおよび前記少なくとも1つのスイッチボックスをプログラムすることにより前記非同期論理ユニットを前記相互接続グリッドに結合することで、マージ、コピー、関数、スプリット、シンク、ソース、または、イニシャライザーのうちの少なくとも1つ演算が実装され、
前記少なくとも1つのRLBは、少なくとも1つの論理クラスタ(LC)を備え、
前記少なくとも1つのLCが、ルックアップテーブル(LUT)、プログラマブルAND(PAND)、プログラマブルXORバッファー(PXOR)、キャリーチェーンマルチプレクサ(CMUX)、及びプログラマブルマルチプレクサ(PMUX)を備え、
前記LUTの出力は、前記PXORを介して、前記LCの出力、あるいは前記LCの状態ビットに結合され、
前記PXORは、バッファーとして動作するように、或いは、前記LUTの出力と、キャリーイン値とのXOR演算を実行するようにプログラムされ、
前記CMUXは、演算から得られる前記LUTの出力と、キャリーイントークンとからキャリーアウトトークンを生成するようにプログラムされる、
複数の非同期論理ユニットと、
外部回路が、前記非同期半導体ファブリックの外部に存在し、プログラマブル論理ユニットインタフェースの中の少なくとも1つが、前記非同期半導体ファブリックを同期デバイスに動作可能に結合することを可能にするために、前記論理演算結果を前記外部回路に提供するようにプログラムされることが可能である、前記非同期論理ユニットを前記外部回路に結合する複数の前記プログラマブル論理ユニットインタフェースと、
を備える、
集積回路。
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