CN113033133B - 一种逻辑复用的电路设计方法及电路结构 - Google Patents

一种逻辑复用的电路设计方法及电路结构 Download PDF

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Abstract

本发明公开了一种逻辑复用的电路设计方法，包括：步骤一：设计通道使能信号生成电路，通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效；步骤二：对单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路进行拆分合并；步骤三：根据子模块类型分别对拆分后的子模块进行转换。通过本发明技术方案，在多通道设计中逻辑运算电路只需要保留一份，因此单通道运算逻辑电路面积越大或者通道数n越大，多通道设计节省的面积也越多；多通道设计中，原来单通道的所有子模块在多通道设计中得到复用，大大减轻了多通道设计验证和测试的工作量；本发明还提供了相应的逻辑复用的电路结构。

Description

一种逻辑复用的电路设计方法及电路结构
技术领域
本发明属于信号处理技术领域，更具体地，涉及一种逻辑复用的电路设计方法及电路结构。
背景技术
在通用的多路OLT(Optical Line Termination，OLT)线卡或者多路交换机设计中，为了提高端口密度和产品集成度，一般是先完成单路(或通道)的设计，如附图1所示，其中单通道电路包括输入接口电路，主模块处理电路和输出接口电路，当需要支持n(n为大于1的正整数)路时，对单通道电路各个部分进行复制。该方法简单，但缺点是n路的总面积和总功耗是单路的n倍。当n较大时，会给产品的功耗及面积控制带来巨大的挑战，甚至可能导致因产品功耗过高无法被用户接受等诸多问题。另外一种方法是通过简单的时分复用方式将部分电路重新设计，该方式可以减少电路总面积，但其缺点是现有设计不能充分重用，且在通道数发生变化时，复用电路需要重新设计。因此，在进行多通道电路设计时，如何降低多通道电路的总面积和总功耗，并充分重用现有的单通道电路，同时在通道数发生变化时，整个设计基本上不需要大的修改等，是本发明要解决的技术问题。
为本发明描述方便，以下对相关的其他技术背景进行介绍。
本发明中所述的存储电路，包括寄存器(触发器或锁存器)和RAM(Random AccessMemory)两类；其他电路为逻辑运算电路，包括加法，减法，乘法，除法，与运算，非运算，或运算等其中的一个或多个运算的组合，逻辑运算电路的特点是，电路只进行运算没有存储的功能。
图2为通用的触发器/锁存器和存储器接口示意图(实际电路中还有其他接口信号，为简化起见，该示意图只列出了与本发明相关的接口信号)。其中触发器电路中，D为输入数据，Q为输出数据；锁存器与触发器类似，但多了一个使能信号en；存储器电路接口包括写使能(wr_en)，写地址(wr_addr)和写数据(wr_data)，读使能(rd_en)，读地址(rd_addr)和读数据(rd_data)等。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种逻辑复用的电路设计方法及电路结构，在进行多通道电路设计时，降低多通道电路的总面积和总功耗，并充分重用现有的单通道电路，同时在通道数发生变化时，整个设计基本上不需要大的修改。
为实现上述目的，按照本发明的一个方面，提供了一种逻辑复用的电路设计方法，包括：
步骤一：设计通道使能信号生成电路，通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效；
步骤二：对单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路进行拆分合并；
步骤三：根据子模块类型分别对拆分后的子模块进行转换。
本发明的一个实施例中，所述步骤一中的通道使能信号为周期性的脉冲信号，需要满足不同通道之间的脉冲不能重叠，各个通道的周期由通道速率决定。
本发明的一个实施例中，所述步骤二中将主模块处理电路进行拆分合并，具体为：
将主模块处理电路拆分成逻辑运算电路、寄存器电路和RAM，拆分后可能得到多个逻辑运算电路、多个寄存器电路和多个RAM，若两个相邻子模块属性相同，则需进一步合并成一个大的子模块，拆分合并后需满足两个相邻子模块之间的属性不能相同。
本发明的一个实施例中，所述两个子模块属性相同，指的是两个子模块都为逻辑运算电路，或者两个子模块都为寄存器电路，或者两个子模块都为RAM。
本发明的一个实施例中，在所述步骤三中，若子模块为逻辑运算电路，则增加输入选择电路和输出选择电路，其中：
ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号。ch_in(1),…,ch_in(n)为各个通道的输入信号，ch_out(1),…,ch_out(n)为各个通道的输出信号，ch_en(i)为第i个通道使能信号；
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
….
如果ch_en(i)＝1，则ch_in_con＝ch_in(i)；其中i>1且i<n；
….
否则，ch_in_con＝ch_in(n)；
如果ch_en(i)＝1，则ch_out(i)＝ch_out_con，否则ch_out(i)＝0；其中i>＝1且i<＝n。
本发明的一个实施例中，在所述步骤三中，若子模块为RAM电路，则将通道i的RAM写使能信号，wr_en＝ch_en(i)&wr_en(i)；其中i>＝1且i<＝n，将通道i的RAM读使能信号，rd_en＝ch_en(i)&rd_en(i)；其中i>＝1且i<＝n。
本发明的一个实施例中，在所述步骤三中，若子模块为寄存器电路，需要对第一级电路进行转换，根据第一级电路的类型分别进行转换：
若第一级电路类型为锁存器，则设通道i的使能信号为en(i)，en＝ch_en(i)&en(i)；其中i>＝1且i<＝n；
若第一级电路类型为触发器，则将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝n。
按照本发明的另一方面，还提供了一种逻辑复用的电路结构，包括通道使能信号生成电路和主模块处理电路，其中：
所述主模块处理电路，由多个子模块构成，两个相邻子模块之间的属性不能相同，每个子模块用于承担一个或多个单通道电路模块的功能，所述子模块为逻辑运算电路、寄存器电路和RAM；
所述通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效。
本发明的一个实施例中，所述通道使能信号为周期性的脉冲信号，需要满足不同通道之间的脉冲不能重叠，各个通道的周期由通道速率决定。
本发明的一个实施例中，若子模块为逻辑运算电路，则增加输入选择电路和输出选择电路，其中：
ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号。ch_in(1),…,ch_in(n)为各个通道的输入信号，ch_out(1),…,ch_out(n)为各个通道的输出信号，ch_en(i)为第i个通道使能信号；
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
….
如果ch_en(i)＝1，则ch_in_con＝ch_in(i)；其中i>1且i<n；
….
否则，ch_in_con＝ch_in(n)；
如果ch_en(i)＝1，则ch_out(i)＝ch_out_con，否则ch_out(i)＝0；其中i>＝1且i<＝n；
若子模块为RAM电路，则将通道i的RAM写使能信号，wr_en＝ch_en(i)&wr_en(i)；其中i>＝1且i<＝n，将通道i的RAM读使能信号，rd_en＝ch_en(i)&rd_en(i)；其中i>＝1且i<＝n；
若子模块为寄存器电路，需要对第一级电路进行转换，根据第一级电路的类型分别进行转换：
若第一级电路类型为锁存器，则设通道i的使能信号为en(i)，en＝ch_en(i)&en(i)；其中i>＝1且i<＝n；
若第一级电路类型为触发器，则将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝n。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有如下有益效果：
(1)多通道设计中逻辑运算电路只需要保留一份，因此单通道运算逻辑电路面积越大或者通道数n越大，多通道设计节省的面积也越多；
(2)多通道设计中，原来单通道的所有子模块在多通道设计中得到复用，大大减轻了多通道设计验证和测试的工作量；
(3)当通道数目发生变化时，只需要对选择和与运算电路进行扩充，且这种有规律的扩充非常方便电路的自动化设计。很容易在FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)或ASIC(Application Specific Integrated Circuit，专用集成电路)上实现。
附图说明
图1是现有技术中通用的多通道电路示意图；
图2是现有技术中的触发器，寄存器和RAM接口信号示意图；
图3是本发明实施例中一种通道使能信号时序图；其中a)为各通道速率相同，b)中通道2速率是其他通道的1/2；
图4是本发明实施例中多通道逻辑运算电路的设计示意图；
图5是本发明实施例中多通道RAM的设计示意图；
图6是本发明实施例中多通道寄存器电路(第一级为锁存器)的设计示意图；
图7是本发明实施例中多通道寄存器电路(第一级为触发器)的设计示意图；
图8是本发明实施例中3通道使能信号时序图；
图9是本发明实施例中3通道电路设计示意图，其中a)为单通道电路，b)为3通道电路；
图10是本发明实施例中6通道电路设计示意图，其中a)为单通道电路，b)为6通道电路。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
为了解决现有技术存在的问题，本发明提供了一种逻辑复用的电路设计方法，包括以下步骤：
步骤一：设计通道使能信号生成电路，通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效，为周期性的脉冲信号，需要满足不同通道之间的脉冲不能重叠，各个通道的周期由通道速率决定，如图3所示，子图a)中各个通道速率相同，子图b)中通道2的速率是其他通道的1/2。得到的通道使能信号为ch_en(1),…,ch_en(i),…,ch_en(n)。
步骤二：对单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路进行拆分合并，具体地：拆分成逻辑运算电路、寄存器电路和RAM(这些电路统称为子模块电路)，拆分后可能得到多个逻辑运算电路、多个寄存器电路和多个RAM，若两个相邻子模块属性相同，则需进一步合并成一个大的子模块，拆分合并后需满足两个相邻子模块之间的属性不能相同。
此处的两个子模块属性相同，指的是两个子模块都为逻辑运算电路，或者两个子模块都为寄存器电路，或者两个子模块都为RAM。
步骤三：对拆分后的子模块进行转换，需要根据子模块类型分别进行。
1)若子模块为逻辑运算电路，则按照图4进行转换，其中ch_in和ch_out为单通道逻辑运算的输入和输出信号,ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号。ch_in(1),…,ch_in(n)为各个通道的输入信号，ch_out(1),…,ch_out(n)为各个通道的输出信号，ch_en(i)为第i个通道使能信号。增加的输入选择电路实现方法如下：
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
….
如果ch_en(i)＝1，则ch_in_con＝ch_in(i)；其中i>1且i<n；
….
否则，ch_in_con＝ch_in(n)；
增加的输出选择电路实现方法如下：
如果ch_en(i)＝1，则ch_out(i)＝ch_out_con，否则ch_out(i)＝0；其中i>＝1且i<＝n；
2)若子模块为RAM电路，则按照图5进行转换，电路实现方法如下：
通道i的RAM写使能信号，wr_en＝ch_en(i)&wr_en(i)；其中i>＝1且i<＝n；
通道i的RAM读使能信号，rd_en＝ch_en(i)&rd_en(i)；其中i>＝1且i<＝n；
3)若子模块为寄存器电路，需要对第一级电路进行转换，根据第一级电路的类型分别进行转换；
a)若第一级电路类型为锁存器，则按照图6进行转换，电路实现方法如下：
通道i的使能信号为en(i)，en＝ch_en(i)&en(i)；其中i>＝1且i<＝n；
b)若第一级电路类型为触发器，则按照图7进行转换，电路实现方法如下：
将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝n；
步骤四：重复步骤三，直到所有的子模块完成转换。
实施例一
已经完成的单通道设计如图9中子图a)所示。其中逻辑运算电路占电路总面积的40％，输入输出电路占电路总面积的5％，寄存器电路和RAM占电路总面积的55％，现需要进行3通道电路的设计，且通道2的速率是其他两个通道的2倍。
步骤一：通道使能信号生成，通道使能信号用于指示当前哪一路有效，为周期性的脉冲信号，其中通道2的速率是其他通道的2倍，设计好的各通道时序ch_en(1),ch_en(2),ch_en(3)如图8所示。
步骤二：对图9中子图a)单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路拆分，依次得到寄存器电路，RAM和逻辑运算电路。
步骤三：对寄存器电路进行多通道转换，根据该寄存器第一级电路的类型，进行如下转换：
a)若第一级电路类型为锁存器，则按照图6进行转换，电路实现方法如下：
通道i的使能信号en，en＝ch_en(i)&en(i)；其中i>＝1且i<＝3；
a)若第一级电路类型为触发器，则按照图7进行转换，电路实现方法如下：
将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝3；
步骤四：对RAM进行多通道转换，按照图5进行转换，电路实现方法如下：
通道i的RAM写使能信号，wr_en＝ch_en(i)&wr_en(i)；其中i>＝1且i<＝3；
通道i的RAM读使能信号，rd_en＝ch_en(i)&rd_en(i)；其中i>＝1且i<＝3；
步骤五：对逻辑运算电路进行多通道转换，按照图4进行转换，其中单通道中ch_in和ch_out为单通道逻辑运算的输入和输出信号,ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号。ch_in(1),ch_in(2),ch_in(3)为各个通道的输入信号，ch_out(1),ch_out(2),ch_out(3)为各个通道的输出信号。增加的输入选择电路实现方法如下：
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
如果ch_en(2)＝1，则ch_in_con＝ch_in(2)；
否则，ch_in_con＝ch_in(3)；
增加的输出选择电路实现方法如下：
如果ch_en(1)＝1，则ch_out(1)＝ch_out_con，否则ch_out(1)＝0；
如果ch_en(2)＝1，则ch_out(2)＝ch_out_con，否则ch_out(2)＝0；
如果ch_en(3)＝1，则ch_out(3)＝ch_out_con，否则ch_out(3)＝0；
3通道设计完成后的电路如图9中子图b)所示。
相对于图1的通用设计，通过简单的计算可以得出，电路总面积节省约为26.7％。(计算过程如下，若单通道设计电路面积为A，则通用的3通道电路总面积为3A，采用本实施例的电路设计方法，电路总面积为0.4A+0.6A*3＝2.2A，节省面积比例为(3A-2.2A)/3A＝26.7％)。
实施例二
已经完成的单通道设计如图10中子图a)所示。其中逻辑运算电路占电路总面积的50％，输入输出电路占电路总面积的5％，寄存器电路和RAM占电路总面积的45％，现需要进行6通道电路的设计，且各个通道速率相同。
步骤一：通道使能信号生成，通道使能信号用于指示当前哪一路有效，为周期性的脉冲信号，其中各个通道的速率相同，设计好的各通道时序ch_en(1),ch_en(2),…,ch_en(6)参照图3子图a)实现即可。
步骤二：对图10中子图a)单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路拆分，依次得到RAM，逻辑运算电路，寄存器电路，RAM和寄存器电路。
步骤三：按照与实施例一中步骤四类似的方法，对第一个RAM进行多通道转换，不同之处在于本实施例为6通道。
步骤四：按照与实施例一中步骤五类似的方法，对逻辑运算电路进行多通道转换，不同之处在于本实施例为6通道。
步骤五：按照与实施例一中步骤三类似的方法，对第一个寄存器电路进行多通道转换，不同之处在于本实施例为6通道。
步骤六：按照与实施例一中步骤四类似的方法，对第二个RAM进行多通道转换，不同之处在于本实施例为6通道。
步骤七：按照与实施例一中步骤三类似的方法，对第二个寄存器电路进行多通道转换，不同之处在于本实施例为6通道。
6通道设计完成后的电路如图10中子图b)所示。
相对于图1的通用设计，通过简单的计算可以得出，电路总面积节省约为41.6％。(计算过程如下，若单通道设计电路面积为A，则通用的6通道电路总面积为6A，采用本实施例的电路设计方法，电路总面积为0.5A+0.5A*6＝3.5A，节省面积比例为(6A-3.5A)/6A＝41.6％)。
进一步地，本发明提供了一种逻辑复用的电路结构，包括通道使能信号生成电路和主模块处理电路，其中：
所述主模块处理电路，由多个子模块构成，两个相邻子模块之间的属性不能相同，所述每个子模块用于承担一个或多个单通道电路模块的功能，所述子模块为逻辑运算电路、寄存器电路和RAM；
所述通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效。
进一步地，所述通道使能信号为周期性的脉冲信号，需要满足不同通道之间的脉冲不能重叠，各个通道的周期由通道速率决定。
进一步地，若子模块为逻辑运算电路，则增加输入选择电路和输出选择电路，其中：
ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号。ch_in(1),…,ch_in(n)为各个通道的输入信号，ch_out(1),…,ch_out(n)为各个通道的输出信号，ch_en(i)为第i个通道使能信号；
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
….
如果ch_en(i)＝1，则ch_in_con＝ch_in(i)；其中i>1且i<n；
….
否则，ch_in_con＝ch_in(n)；
如果ch_en(i)＝1，则ch_out(i)＝ch_out_con，否则ch_out(i)＝0；其中i>＝1且i<＝n；
若子模块为RAM电路，则将通道i的RAM写使能信号，wr_en＝ch_en(i)&wr_en(i)；其中i>＝1且i<＝n，将通道i的RAM读使能信号，rd_en＝ch_en(i)&rd_en(i)；其中i>＝1且i<＝n；
若子模块为寄存器电路，需要对第一级电路进行转换，根据第一级电路的类型分别进行转换：
若第一级电路类型为锁存器，则设通道i的使能信号为en(i)，en＝ch_en(i)&en(i)；其中i>＝1且i<＝n；
若第一级电路类型为触发器，则将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝n。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种逻辑复用的电路设计方法，其特征在于，包括：
步骤一：设计通道使能信号生成电路，通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效；其中，所述通道使能信号为周期性的脉冲信号，需要满足不同通道之间的脉冲不能重叠，各个通道的周期由通道速率决定；
步骤二：对单通道电路进行拆分，除输入接口电路和输出接口电路外，按照数据流向，将主模块处理电路进行拆分合并；具体为：将主模块处理电路拆分成逻辑运算电路、寄存器电路或RAM，拆分后可能得到多个逻辑运算电路、多个寄存器电路和多个RAM，若两个相邻子模块属性相同，则需进一步合并成一个大的子模块，拆分合并后需满足两个相邻子模块之间的属性不能相同；
步骤三：根据子模块类型分别对拆分后的子模块进行转换，具体地：
若子模块为逻辑运算电路，则增加输入选择电路和输出选择电路，其中：
ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号；ch_in(1),…,ch_in(n)为各个通道的输入信号，ch_out(1),…,ch_out(n)为各个通道的输出信号，ch_en(i)为第i个通道使能信号；
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
….
如果ch_en(i)＝1，则ch_in_con＝ch_in(i)；其中i>1且i<n；
….
否则，ch_in_con＝ch_in(n)；
如果ch_en(i)＝1，则ch_out(i)＝ch_out_con，否则ch_out(i)＝0；其中i>＝1且i<＝n；
若子模块为RAM电路，则将通道i的RAM设置为写使能，wr_en＝ch_en(i)&wr_en(i)，其中i>＝1且i<＝n；将通道i的RAM设置为读使能，rd_en＝ch_en(i)&rd_en(i)，其中i>＝1且i<＝n；
若子模块为寄存器电路，需要对第一级电路进行转换，根据第一级电路的类型分别进行转换：
若第一级电路类型为锁存器，则设en(i)为第i个寄存器的使能信号，en＝ch_en(i)&en(i)；其中i>＝1且i<＝n；
若第一级电路类型为触发器，则将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝n。
2.如权利要求1所述的逻辑复用的电路设计方法，其特征在于，所述两个相邻子模块属性相同，指的是两个相邻子模块都为逻辑运算电路，或者两个相邻子模块都为寄存器电路，或者两个相邻子模块都为RAM。
3.一种逻辑复用的电路结构，其特征在于，包括通道使能信号生成电路和主模块处理电路，其中：
所述主模块处理电路，由多个子模块构成，两个相邻子模块之间的属性不能相同，每个子模块用于承担一个或多个单通道电路模块的功能，所述子模块为逻辑运算电路、寄存器电路或RAM；所述通道使能信号为周期性的脉冲信号，需要满足不同通道之间的脉冲不能重叠，各个通道的周期由通道速率决定；
所述通道使能信号生成电路输出的通道使能信号用于指示当前哪一个通道有效；
若子模块为逻辑运算电路，则增加输入选择电路和输出选择电路，其中：
ch_in_con和ch_out_con为多通道逻辑运算的输入和输出信号；ch_in(1),…,ch_in(n)为各个通道的输入信号，ch_out(1),…,ch_out(n)为各个通道的输出信号，ch_en(i)为第i个通道使能信号；
如果ch_en(1)＝1，则ch_in_con＝ch_in(1)；
….
如果ch_en(i)＝1，则ch_in_con＝ch_in(i)；其中i>1且i<n；
….
否则，ch_in_con＝ch_in(n)；
如果ch_en(i)＝1，则ch_out(i)＝ch_out_con，否则ch_out(i)＝0；其中i>＝1且i<＝n；
若子模块为RAM电路，则将通道i的RAM设置为写使能，wr_en＝ch_en(i)&wr_en(i)，其中i>＝1且i<＝n；将通道i的RAM设置为读使能，rd_en＝ch_en(i)&rd_en(i)，其中i>＝1且i<＝n；
若子模块为寄存器电路，需要对第一级电路进行转换，根据第一级电路的类型分别进行转换：
若第一级电路类型为锁存器，则设en(i)为第i个寄存器的使能信号，en＝ch_en(i)&en(i)；其中i>＝1且i<＝n；
若第一级电路类型为触发器，则将触发器替换为锁存器，en＝ch_en(i)；其中i>＝1且i<＝n。
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