SU1345325A1 - Устройство дл задержки сигналов - Google Patents

Abstract

Изобретение может быть использовано , например, в устройствах возбуждени  многоэлементных антенных решеток и позвол ет расширить функциональные возможности устройства и его быстродействие. Устройство со- держит блок 1 оперативной пам ти, ре- гистр 2 и блок 3 управлени . Введение управл емого многоканального усилител  ГО и регистра 11 позвол ет сформировать дополнительную серию выходных импульсов. Величина сдвига получаемых на двух выходах взаимно сдвинутых сигналов может быть изменена независимо от величины формируемой задержки. В описании приведены примеры выполнени  блока 3 управлени . 2 з.п. ф-лы, 6 ил. 4 табл. с

Description

Изобретение относитс  к импульсной технике, в частности к устройствам. предназначенным дл  управлени  многоканальными усилител ми мощности с двухтактным выходом, и может быть использовано в устройствах возбуждени  многоэлементных антенных решеток, а также в устройствах автоматического управлени .

Цель изобретени  - расширение функциональных возможностей устройства дл  задержки сигналов за счет формировани  дополнительной серии выходных импульсов и повышение быстродействи  устройства.

На фиг.1 представлена функциональна  схема устройства дл  задержки сигналов; на фиг.2 и 3 - со ответственно функциональные схемы блоков управ- 20 входы 21 которого соединены с выходалени  по первому и второму вариантам; на фиг.4 - схема возможного варианта логического блока, вход щего в состав блока управлени ; на фиг.5 - временна  диаграмма, по сн юща  работу устройства дл  задержки сигналов; на фиг.6 - временна  диаграмма, по сн юща  работу блока управлени .

Табл.1 и 2 по сн ют работу устройства дл  задержки сигналов; табл.3 - работу блока управлени ; в табл.4 приведен пример кодировки блока посто нной пам ти, вход щего в блок управлени .

Устройство дл  задержки сигналов (фиг.1) содержит в своем составе блок 1 оперативной пам ти, первый регистр 2, блок 3 управлени , адресные выходы 4 которого поразр дно соединены с соответствующими адресными входами блока оперативной пам ти, первьш 5 и второй 6 управл ющие входы которого соединены соответственно с первым 7 и вторым 8 управл ющими выходами бломи соответствующих разр дов первого счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, блок управлени 

25 также содержит второй счетчик 22, блок 23 посто нной пам ти и регистр 24, выходы разр дов которого  вл ютс  соответствующими адресными выходами 4 блока управлени , первый, вто30 рой, третий и четвертый выходы логического блока  вл ютс  соответственно первым 7, вторым 8, третьим 14 и четвертым 15 выходами блока управлени , п тый и шестой выходы логическо35 го блока подключены соответственно к тактовому входу второго счетчика и тактовому входу регистра, входы разр дов которого соединены с выходами соответствующих разр дов блока по40 сто нной. пам ти, младшие адресные входы которого соединены с выходами соответствующих разр дов второго счетчика, старшие адресные входы блока посто нной пам ти соединены с сока управлени , выходы блока оператив- 45 ответствующими седьмыми выходами ло- ной пам ти соединены с соответствую- гического блока, входы управлени 

щими входами данных первого регистра 2, выходы которого  вл ютс  первыми выходами устройства. Устройство также содержит управл емый многоканальный усилитель 10 и второй регистр 11, выходы которого  вл ютс  вторыми выходами 12 устройства, его входы данных поразр дно подключены к соответствующим выходам блока оперативной пам ти и к соответствующим выходам кангшов управл емого многоканального усилител , вход 13 управлени  которого соединен с первым управл ющим выходом

блока 3 управлени , третий 14 и четвертый 15 выходы которого соединены соответственно с тактовыми входами

первого 2 и второго 1 1 регистров, вход первого канала многоканального управл емого усилител  подключен к входу 16 устройства, вход каждого последующего канала управл емого многоканального усилител  подключен к выходу предьщущего разр да первого регистра, причем входы управлени  блока управлени  соединены с соответствующими управл ющими входами 17

устройства дл  задержки сигналов.

В первом варианте блок 3 управлени  (фиг.2) имеет в своем составе генератор 18 импульсов, первый счетчик 19, логический блок 20, первые

ми соответствующих разр дов первого счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, блок управлени 

также содержит второй счетчик 22, блок 23 посто нной пам ти и регистр 24, выходы разр дов которого  вл ютс  соответствующими адресными выходами 4 блока управлени , первый, второй , третий и четвертый выходы логического блока  вл ютс  соответственно первым 7, вторым 8, третьим 14 и четвертым 15 выходами блока управлени , п тый и шестой выходы логического блока подключены соответственно к тактовому входу второго счетчика и тактовому входу регистра, входы разр дов которого соединены с выходами соответствующих разр дов блока посто нной . пам ти, младшие адресные входы которого соединены с выходами соответствующих разр дов второго счетчика, старшие адресные входы блокоторого  вл ютс  соответствующими управл ющими входами блока управлени .

50 Второй вариант блока управлени  (фиг.З) содержит генератор 18 импульсов , счетчик 19, логический блок 20, первые входы 21 которого соединены с соответствующим выходами разр дов

55 счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, блок управлени  также содержит блок 23 посто нной пам ти, первый 24 и второй 25 регист

ры, вход первого разр да второго регистра 25 соединен с одним из выходов блока 23, выходы разр дов первого регистра соединены с соответствующими адресными выходами блока управ- , первый - четвертый выходы логического блока соединены соответственно с первым 7, вторым 8, третьим 14 и четвертым 15 выходами блока управлени , п тый и шестой выходы логического блока подключены соответственно к тактовому входу второго и первого регистров, входы разр дов первого регистра соединены с выходам соответствующих разр дов блока посто нной пам ти, младшие адресные входы которого соединены с выходами соответствующих разр дов второго регистра , старшие адресные входы блока посто нной пам ти соединены с соответствующими седьмыми выходами логического блока, входы управлени  которого соединены с соответствующими управл ющими входами блока управлени .

Логический блок 20 (фиг.4), вход щий в состав блока управлени , имеет например, в своем составе четыре мультиплексора 26-29 соответственно, три элемента И-НЕ 30-32 соответственно , три инвертора 33-35 соответственно и элемент И 36, адресные входы первого - четвертого мультиплексоров соединены с соответствующими первыми входами логического блока, первый 37 и второй 38 выходы логического блока соединены соответственно с выходами третьего и четвертого мультиплексоров , третий 39 и четвертый 40 выходы логического блока соединены соответственно с выходами первого и второго элементов И-НЕ, п тый 41 и шестой 42 управл ющие выходы логи

ческого блока соединены соответствен- на втором выходе блока 3 управлени 

но с выходом первого инвертора и с выходом второго инвертора, первый - третий из седьмых выходов 43.1-43.3 логического блока соединены соответственно с выходами первого и второго мультиплексоров и выходом элемента И, первьш вход которого соединен с выходом третьего элемента И-НЕ, а второй вход подключен к второму адресному входу 44 первого мультиплексо- ка оперативной пам ти может присутст ра, к первому входу третьего элемен- вовать информаци  двух видов: либо та И-НЕ и к входу третьего инвертора, выход которого соединен с первыми входами первого и второго элементов

информаци , передаваема  с выходов первого регистра 2 через управл емый многоканальный усилитель 10, - в этом

10

0

15

И-НЕ, вторые входы которых подключены соответственно к выходу первого инвертора и к первому 45 адресному входу первого мультиплексора, вход первого инвертора соединен с первым адресным входом первого мультиплексора , вход второг о инвертора соединен с вторым входом 46 логического блока, с Вторым входом третьего мультиплексора и третьим входом четвертого мультиплексора , первый вход которого соединен с четвертым входом третьего мультиплексора и с шиной О, второй вход, четвертого мультиплексора подключен к первому входу третьего мультиплексора , его третьему входу и соединен с шиной 1, входы первого и второго мультиплексоров соединены с соответствующими управл ющими входами 47.1-47.4 логического блока.

Устройство дл  задержки сигналов работает следующим образом.

Допустим, что в начальный момент 5 времени блок оперативной пам ти не содержит информации, т.е. во всех разр дах всех слов имеютс  одинаковые нулевые потенциалы,

С выходов блока управлени  непрерывной последовательностью выдаютс  следующие сигналы. С первого выхода блока управлени  поступает периодический сигнал (фиг.5а), переключающий блок оперативной пам ти из режима записи информации в режим чтени  и обратно (низкий потенциал соответствует режиму записи). Дл  защиты входных-выходных элементов блока оперативной пам ти на врем  изменени  ре- Q жима работы входные-выходные элементы блока оперативной пам ти выключаютс  сигналом с второго выхода блока 3 управлени  сигнал Выбор кристалла (CS) фиг.5б, причем низкий потенциал

0

0

соответствует выключению блока оперативной пам ти, т.е. возможности (в зависимости от сиг нала на его первом 5 входе) либо записывать по соответствующему адресу информацию, используемую в данный момент на его входах-выходах, либо подключить к входам-выходам выбранное по данному адресу слово. На входах-выходах блока оперативной пам ти может присутст вовать информаци  двух видов: либо

информаци , передаваема  с выходов первого регистра 2 через управл емый многоканальный усилитель 10, - в этом

режиме входы-выходы блока оперативной пам ти работают на вход информации , либо при работе входов-выходов блока 1 оперативной пам ти на вывод информации - информаци , записанна  в  чейке оперативной пам ти, записываема  по переднему фронту сигнала на третьем или четвертом выходе бло-

ка управлени  соответственно в первый ю ш 2, так и во второй регистры 11

2 или второй 11 .регистры. Соответственно изменению режима работы блока I оперативной пам ти на его адресных входах за период Т работы должно быть последовательно три значени  адреса: адрес записи А,,дп , адреса считывани  соответственно в первый

15

нули.

Поскольку выходы первого регистр 2 на врем  записи подключаютс  к вх дам блока 1 оперативной пам ти со сдвигом на один разр д (через управ л емый усилитель 10), то во врем  тактов записи в разр ды блока I опе ративной пам ти записываютс  нули.

А,Ц И ВО второй А .ц регистры (фиг.5 д).Дл  работы устройства в режиме одноканальной линии задержки с не- сколькиьш выходами необходимы определенные соотношени  между требуемой величиной задержки и адресами записи и считывани .

Рассмотрим работу устройства в предположении, что требуема  величина задержки равна четырем тактам и сдвиг сигналов между первыми и вторыми выходами .устройств а дл  задержки сигналов равен одному или двум тактам.

Дл  осуществлени  задержки на требуемую величину необходимо, чтобы разность между адресом записи А,an.

И адресом считывани  А

СЧ,1

была бы

равна четырем, а разница между адреА

СМИ

И А

сч.-г

была бы равна единице .

Требуема  дл  осуществлени  задержки последовательность адресов представлена на фиг.6, где каждому такту

три адреса А

д Jan. ,1

Допустим, что по первому такту запись входной информации (на входе устройства имеетс  1) осуществл етс  по адресу записи , 0. В этом же такте считывание в первый и во второй регистру производитс  из  чеек блока 1 оперативной пам ти с адресами А

СМИ

3 и А

еч.й

41 Поскольку рассмотренные работы устройства производ тс  в предположении нулевого содержимого всех разр дов пам ти,, то на выходах блока оперативной пам ти как при первом такте считывани ,, так и при втором будут низкие потенциалы .

Таким образом, после первого такта работы в первый разр д  чейки блока 1 оперативной пам ти будет записана единица, а во всех остальных разр дах - нули.

По второму такту работу устройства по адресу записи 1 также будет записана единица, а считаны как в пер5

0

5

0

35

40

45

50

55

нули.

Поскольку выходы первого регистра 2 на врем  записи подключаютс  к входам блока 1 оперативной пам ти со сдвигом на один разр д (через управл емый усилитель 10), то во врем  тактов записи в разр ды блока I оперативной пам ти записываютс  нули.

По третьему такту работы устройства , когда входной сигнал прин л нуле-- вое значение, в первый разр д блока 1 оперативной пам ти по адресу Азд, 2 записываетс  О и при считьшании из 5-и 6-й  чеек блока 1 оперативной пам ти из них также считываютс  нули. Состо ние устройства не изменитс  до поступлени  п того такта, когда рой адрес считывани  принимает значение, равное, нулю. При этом при считывании во вто.рой регистр записываетс  единица. Этот сигнал посту па- ет на первый разр д второго выхода устройства, но не оказывает влини  на содержимое блока 1 оперативной пам ти .

По следующему (шестому) такту, когда первый адрес считывани  . 0 а второй адрес считывани  1, в первый 2 регистр записываетс  единица из первого разр да блока 1 опе- ративной пам ти с адресом, равным нулю. При этом на первом разр де первого выхода устройства по вл етс  высокий потенциал.

По седьмому такту единица с выхода первого разр да первого 2 регистра записываетс  во второй разр д  чейки блока 1 оперативной пам ти с адресом , 6, Таким образом, в устройстве осуществлена задержка в п ть тактов, причем разность в по влении сигнала между первым и вто- рьм выходами равна первому такту.

Последовательность изменени  содержимого блока 1 оперативной пам ти в рассмотренных всех последующих тактах представлена в табл.2, где представлено содержимое дл  случа  блока 1 оперативной пам ти объемом 8 слов

обозначени ми А. , и

по 4 разр да, причем содержимое каждого слова представлено в шестнадцатиричной форме.

В том случае, если требуетс  изменить взаимный сдвиг между сигналами с первых и вторых выходов устройства , необходимо изменить адреса считывани  во второй И регистр, не измен   соответстви  между адресом записи и адресом считывани  в первый 2 регистр. Этот случай также рассмотрен в табл.1 с Вых.2.

Дл ,работы устройства необходимо в качестве первого 2 и второго II регистров использовать регистры с управлением по фронту, поскольку момент записи в регистры опережает момент изменени  информации на его входах только на врем , равное задержке прохождени  сигнала по адресно-информационным цеп м блока 1.

Таким обра:№м, устройство дл  задержки сигналов позвол ет получить на двух выходах взаимно сдвинутые сигналы, причем величина сдвига може быть изменена независимо от величины формируемой задержки.

Первый вариант блока 3 управлени  (фиг.2) работает следующим образом.

Дл  формировани  управл ющих сигналов дл  устройства задержки сигналов необходимо в каждом такте его работы сформировать три значени  адреса блока оперативной пам ти и четыре управл ющих сигнала изменени  режима работы блока оперативной пам ти и Синхронизации записи в выходные регистры 2 и 11.

При этом дл  увеличени  быстродействи  блока управлени  необходимо сократить количество элементов, через которые проход т тактовые сигналы от генератора 18 к адресным выходам блока 3 управлени . Увеличение быстродействи  блока управлени  достигаетс  разделением процесса формировани  сигналов на адресных выходах на два интервала, в первом из которых происход т соответственно формирование адреса, а во втором - выдача сформированного адреса на адресные выходы блока управлени .

Требуема  последовательность адресов формируетс  на выходах блока 23 посто нной пам ти, младшие входы адреса которого соединены с выходами счетчика, производ щего последователь0

5

0

5

0

5

ный опрос  чеек блока 23 посто нной пам ти, а старшие сигналы адреса соединены с соответствующими выходами логического блока 20, формирующего разбиение периода работы на три части , в одной из которых происходит запись информации в блок 1 оперативной пам ти, а в двух других - считывание из него информации.

Временна  диаграмма, по сн юща  работу блока 3 управлени , представлена на фиг.6, где обозначено: а - выходной сигнал генератора 18; б и в- выходнью сигналы счетчика 19; г и д- сигналы с первого и второго выходов логического блока 20 соответственно; е и ж - сигналы с п того и шестого выходов блока 20 соответственно; з,- и - сигналы третьего и четвертого выходов блока 20 соответственно; к, л, м - сигналы на первом - третьем из седьмых выходов блока 20 соответственно .

Работа блока 3 управлени  рассмотрена на примере формировани  трехразр дного адресного слова, причем предполагаетс , что блок дл  задержки сигналов (фиг.1) должен иметь три значени  величины задержки сигнала и четыре значени  взаимного сдвига.

На временной диаграмме (фиг.6) значени  сигналов на первом и втором из седьмых выходов представлены условно , за исключением интервала вре

когда все сигналы равны ну0

мени лю.

Выбранные дл  работы блока 3 управлени  сигналы из седьмых выходов блока 20 Б зависимости от значений сигналов управлени  на управл ющих входах блока 20 представлены в табл.3.

Блок управлени  3 работает следующим образом.

5 Период Т работы (фиг.6) разбит на три части: Т( - когда с выхода блока 23 посто нной пам ти формируетс  код считывани  в первый регистр 2 устройства дл  задержки сигналов; Т - когда на выходах блока 23 посто нной пам ти формируетс  код считывани  во второй регистр 11 устройства дл  задержки сигналов и когда на выходах блока 23 посто нной пам ти форми5 РУетс  код, соответствующий адресу записи в блок 1 оперативной пам ти устройства дл  задержки сигналов. Допустим, что работа блока 3 . управлени  начинаетс  с момента, ког0

да счетчик 22 находитс  в нулевом состо нии. Содержимое блока 23 по- сто нкой пам ти представлено в табл;4 дл  случа  16-ти  чеек в блоке 1 оперативной пам ти, причем содержимое блока 23 посто нной пам ти показано дл  случа  обеспечени  возможности получени  задержек между первыми выходами устройства - дл  задержки сиг- IQ управлени  в момент t, и будет останалов , равных 4-6 тактам, и взаимной задержки между первыми и вторыми выходами устройства, дл  задержки сигналов , равной 1-3 и 4 тактам. Дл  этого случа  объем блока 23 посто нной пам ти должен быть равен 2 128 4-х разр дных слова.

Работу блока управле1-ш  рассмотрим дл  случа  задержки между первыми выходами в четыре такта и задержки между первыми и вторыми выходами устройства дл  задержки сигналов в два такта. Рассматриваемый случай соответствует второй строке в табл.3.

В момент времени t на всех седьмых выходах блока 20 по вл ютс  нулевые потенциалы, что при нулевом сое- то нии счетчика 22 приводит к по влению на выходах блока 23 посто нной пам ти кода О.

В момент времени t, по заднему фронту сигнала с любого выхода блока 20 (фиг.6 ж) логики предшествовавшее этому моменту состо ние выходов блока 23 посто нной пам ти записываетс  в первый 24 регистр блока управлени . В этот же момент происходит смена состо ни  на старших адресных входах блока 23 посто нной пам ти в соответствии с второй строкой на фиг.6, т.е. формируетс  адрес 5 и измен етс  состо ние счетчика 22 по сигналу на шестом выходе.

В блоке 23 посто нной пам ти по адресу 50 (шестнадцатирична  запись) стоит число Е, которое и по вл етс  на его выходах в момент времени t, это число записываетс  в первый ре- гистр 24 блока управлени . В этот же момент на тр етьем выходе блока 3 управлени  по вл етс  сигнал, поступающий на первый регистр устройства дл  задержки сигналов и записывающий в него информацию из блока 1 оперативной пам ти, считанну о по адресу, хранившемус  в регистре 24 блока управлени  в интервале времени.

В момент времени t также происходит изменение адресов старших разр 15

20

25

30

35

40

45

50

55

ватьс  там до момента t, следующего цикла Т.

Таким образом, с выхода блока 3 управлени  формируетс  последовательность адресов, по которым должен работать блок 1 оперативной пам ти устройства дл  задержки сигналов.

Второй вариант блока 3 управлени  отличаетс  от первого выполнением счетчика адреса в виде регистра сдвига , вход первого разр да которого соединен с выходом одного из разр -- дов блока 23 посто нной пам ти.

При этом дл  обеспечени чработы во всем адресуемом пространстве блока посто нной пам ти необходимо, чтобы последовательность чисел, формируемых на выходах регистра 25, соответствовала бы числам, формируемым по закону нелинейной М-последователь- ност и, например, 0-1-3 -7- F- Е - -Д-А-5-В-6С-. 9-2-4-8- - 0.

Каждому члену этой последователь- норти, играющему роль очередного адресного слова блока посто нной пам ти , в  чейке с соответствующим адресом должен быть поставлен следующий по последовательности член. Так, в  чейке блока посто ннЬй пам ти с адресом О должно быть записано число единица, в  чейке с адресом 1 долж но быть записано число три и так далее .

Представленна  последовательность по своим свойствам эквивалентна р ду натуральных чисел и может быть исполь зована дл  адресации блока оперативной пам ти при работе его в устройстве дл  задержки сигналов. При этом существенным образом используетс  отсутствие физического сдвига информации в носителе, т.е. именно использование пам ти с произвольной выборкой позвол ет осуществл ть задержку , использу  в качестве счетчика формирователь М-последовательнос- ти.

дов блока 23 посто нной пам ти и согласно фиг.6 формируетс  адрес 1, т.е. с учетом изменени  состо ни  счетчика в момент t, на выходе блока 23 посто нной пам ти формируетс  число , наход щеес  в  чейке с номером 11, т.е. число D (табл.4), которое по витс  на адресных выходах блока 3

0

5

0

5

0

5

0

55

ватьс  там до момента t, следующего цикла Т.

Таким образом, с выхода блока 3 управлени  формируетс  последовательность адресов, по которым должен работать блок 1 оперативной пам ти устройства дл  задержки сигналов.

Второй вариант блока 3 управлени  отличаетс  от первого выполнением счетчика адреса в виде регистра сдви га, вход первого разр да которого соединен с выходом одного из разр -- дов блока 23 посто нной пам ти.

При этом дл  обеспечени чработы во всем адресуемом пространстве блока посто нной пам ти необходимо, чтобы последовательность чисел, формируемых на выходах регистра 25, соответствовала бы числам, формируемым по закону нелинейной М-последователь- ност и, например, 0-1-3 -7- F- Е - -Д-А-5-В-6С-. 9-2-4-8- - 0.

Каждому члену этой последователь- норти, играющему роль очередного адресного слова блока посто нной пам ти , в  чейке с соответствующим адресом должен быть поставлен следующий по последовательности член. Так, в  чейке блока посто ннЬй пам ти с адресом О должно быть записано число единица, в  чейке с адресом 1 должно быть записано число три и так далее .

Представленна  последовательность по своим свойствам эквивалентна р ду натуральных чисел и может быть исполь- зована дл  адресации блока оперативной пам ти при работе его в устройстве дл  задержки сигналов. При этом существенным образом используетс  отсутствие физического сдвига информации в носителе, т.е. именно использование пам ти с произвольной выборкой позвол ет осуществл ть задержку , использу  в качестве счетчика формирователь М-последовательнос- ти.

Блок 3 управлени  по второму варианту работает следующим образом.

Допустим, в некоторый момент времени второй регистр 5 блока 3 управлени  находитс  в нулевом состо нии. Это означает, что на выходах блока 23 посто нной пам ти имеетс  число 1, поскольку старшие разр ды адре сов блока 23 посто нной пам ти соеди- ю нены с седьмыми выходами блока 20, которые в интервале времени Т,, на фиг.6 наход тс  в нулевом состо ний, В момент времени t, по заднему фронту сигнала на п том выходе блока 20, ig :совпадающему с фронтом сигнала на .шестом выходе блока 22 логики (фиг,6 е, ж), соответственно производитс  запись слова с выходов блока 23 посто нной пам ти в первый 24 20 регистр блока управлени  и сдвиг содержимого второго 25 регистра блока управлени  на один разр д вправо с записью 1 в- первый разр д, т.е. на младшие разр ды блока 23 посто н 25 ной пам ти в качестве адреса подаетс  число 1, что ПРИ использовании второй строки, табл.3, соответствует считыванию в интервале времени t, - t,j числа из  чейки блока 23 посто нной пам ти с адресом числа О..

В момент времени t производитс  запись зтого числа в первьй 24 регистр блока управлени  и одновременно по сигналу на третьем выходе (фиг.бз) блока управлени  производитс  запись в первый регистр устройства дл  задержки сигналов, В момент времени t адреса в

принимают значени  1, из блока 23 посто нной пам ти считьшаетс  число,, соответствующее адресу очередного записываемого слова дл  блока 1 опеФ

30

35

UJ, когда старшие разр ды соответствии с табл.З

40

ормула изобретени 

I.Устройство дл  задержки сигналов , содержащее блок оперативной пам ти , первый регистр, блок управлени , адресные выходы которого поразр дно соединены с соответствующими адресными входами блока оперативной пам ти, первый и второй управл ющие входы которого соединены соответствен но с первым и вторым управл ющими выходами блока управлени , выходы

блока оперативной пам ти соединены с соответствующими входами данных первого регистра, выходь1 которого  вл ют с  первыми выходами устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет формировани  дополнительной серии выходных импульсов и повьшени  быстродействи  в него введены управл емый многоканальный усилитель и второй регистр, выходы которого  вл ютс  вторыми выходами устройства, входы данных поразр дно подключены к соответствующим выходам блока оперативной пам ти и к соответствующим выходам управл емого многоканального усилител , ВХОД управлени  которого соединен с первым управ- л ющим выходом блока управлени , третий и четвертый выходы которого соединены соответственно с тактовыми входами первого и второго регистров, вход первого канала многоканального управл емого усилител   вл етс  вхо- . дом устройства, вход каждого последующего канала управл емого многоканального усилител  подключен к выходу пре- дьщущего разр да первого регистра, причем входы управлени  блока управлени   вл ютс  соответствующими управл ющими входами устройства, 2,Устройство по п,1, отличающеес  тем, что блок управ- ративной пам ти устройства дл  задерж- д ени  содержит генератор импульсов,

первый счетчик, логический блок, первые входы которого соединены с соответствующими выходами разр дов первого счетчика, второй вход подключен к 50 выходу генератора импульсов и счетному входу счетчика, второй счетчик, блок посто нной пам ти и регистр, выходы разр дов которого  вл ютс  соответствующими адресными выходами блока управлени , первый, второй, третий и четвертый выходы логического блока  вл ютс  соответственно первым, вто-: рым, третьим и четвертым управл ющими выходами блока управлени , п тый

ки сигналов, куда производитс  запись по сигналам с первого и второго (фиг,6 г, д) выходов блока управлени  .

В дальнейшем цикл работы блока 3 управлени  повтор етс .

Таким образом, на адресных выходах блока 3 управлени  происходит форми- 55 рование адресов в последовательности, определ емой кодировкой блока 23 посто нной пам ти и логикой работы логического блока 20.

ю ig 0 25

Ф

0

5

0

ормула изобретени 

I.Устройство дл  задержки сигналов , содержащее блок оперативной пам ти , первый регистр, блок управлени , адресные выходы которого поразр дно соединены с соответствующими адресными входами блока оперативной пам ти, первый и второй управл ющие входы которого соединены соответственно с первым и вторым управл ющими выходами блока управлени , выходы

блока оперативной пам ти соединены с соответствующими входами данных первого регистра, выходь1 которого  вл ютс  первыми выходами устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет формировани  дополнительной серии выходных импульсов и повьшени  быстродействи  в него введены управл емый многоканальный усилитель и второй регистр, выходы которого  вл ютс  вторыми выходами устройства, входы данных поразр дно подключены к соответствующим выходам блока оперативной пам ти и к соответствующим выходам управл емого многоканального усилител , ВХОД управлени  которого соединен с первым управ- . л ющим выходом блока управлени , третий и четвертый выходы которого соединены соответственно с тактовыми входами первого и второго регистров, вход первого канала многоканального управл емого усилител   вл етс  вхо- . дом устройства, вход каждого последующего канала управл емого многоканаль ного усилител  подключен к выходу пре- дьщущего разр да первого регистра, причем входы управлени  блока управлени   вл ютс  соответствующими управл ющими входами устройства, 2,Устройство по п,1, отли13

и шестой выходы логического блока подключены соответственно к тактовому входу второго счетчика и тактовому входу регистра, входы разр дов которого соединены с выходами соответствующих разр дов блока посто нной пам ти , младшие.адресные входы которого соединены с выходами соответствующих разр дов второго счетчика, старшие адресньш входы блока посто нной пам ти соединены с соответствующими седьмыми выходами логического блока, входы управлени  которого  вл ютс 

13453251

первого регистра  вл ютс  соответствующими адресными выходами блока управлени , первый, второй, третий

,. и четвертый выходы логического блока

о

 вл ютс  соответственно первым, вторым , третьим и четвертым управл ющими выходами блока управлени , п тый , К шестой выходы логического блока

)0 подключены соответственно к тактовому входу второго и первого регистров, входы разр дов первого регистра соединены с выходами соответствующих разр дов блока посто нной пам ти, младсоответствующими управл ющими входами 15 шие адресные входы которого соединены

с выходами соответствующих разр дов второго регистра, старшие адресные входы блока посто нной пам ти соединены с соответствующими седьмыми выблока управлени .

З.Устройство по п. 1, отличающеес  тем, что блок управлени  содержит генератор импульсов, первый счетчик, логический блок, первые вхо- 20 ходами логического блока, входы управ- ды которого соединены с соответствую- пени  которого  вл ютс  соответствующими выходами разр дов счетчика, вто- щими управл ющими входами блока управ- рой вход подключен к выходу генерато- лени , причем вход первого разр да ра импульсов и счетному входу счетчи- второго регистра сдвига соединен с

ка, блок посто нной пам ти, первый и второй регистры, выходы разр дов

Такт А рАСЦ,А. сц. I Ар, Вых Вых..1 Вых.2 Вых.2

с выходами соответствующих разр дов второго регистра, старшие адресные входы блока посто нной пам ти соединены с соответствующими седьмыми выходами логического блока, входы управ- пени  которого  вл ютс  соответствующими управл ющими входами блока управ- лени , причем вход первого разр да второго регистра сдвига соединен с

25 одним из выходов J блока посто нной пам ти,

I

Таблица 1

Таблица 2

Таблица 3

Таблица 4

в

S,

г

фиг 5

t.

F

Редактор Н.Слобод ник

Составитель А.Титов Техред М.Дидык

Закза 4931/54Тираж 900Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Корректор Л.Патай

Claims (6)

Формула изобретения

1 ОF

1 05

1.Устройство для задержки сигналов, содержащее блок оперативной памяти, первый регистр, блок управления, адресные выходы которого поразрядно соединены с соответствующими адресными входами блока оперативной памяти, первый и второй управляющие ) входы которого соединены соответственно с первым и вторым управляющими выходами блока управления, выходы блока оперативной памяти соединены с соответствующими входами данных первого регистра, выходь1 которого являются первыми выходами устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет формирования дополнительной серии выходных импульсов и повышения быстродействия в него введены управляемый многоканальный усилитель и второй регистр, выходы которого являются вторыми выходами устройства, входы данных поразрядно подключены к соответствующим выходам блока оперативной памяти и к соответствующим выходам управляемого многоканального усилителя, вход управления которого соединен с первым управляющим выходом блока управления, третий и четвертый выходы которого соединены соответственно с тактовыми входами первого и второго регистров, вход первого канала многоканального управляемого усилителя является вхо-'. дом устройства, вход каждого последующего канала управляемого многоканального усилителя подключен к выходу предыдущего разряда первого регистра, причем входы управления блока управления являются соответствующими управляющими входами устройства.

2 1О

2 16

2.Устройство по п.1, отличающееся тем, что блок управ45 ления содержит генератор импульсов, первый счетчик, логический блок, первые входы которого соединены с соответствующими выходами разрядов первого счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, второй счетчик блок постоянной памяти ходы разрядов которого ветствующими адресными ка управления, первый, и четвертый выходы логического блока являются соответственно первым, втощ рым, третьим и четвертым управляющими выходами блока управления, пятый >

и регистр, выявляются соотвыходами бловторой, третий

13 и шестой выходы логического блока подключены соответственно к тактовому входу второго счетчика и тактовому входу регистра, входы разрядов которого соединены с выходами соответствующих разрядов блока постоянной памяти, младшие адресные входы которого соединены с выходами соответствующих разрядов второго счетчика, старшие ю адресные входы блока постоянной памяти соединены с соответствующими седьмыми выходами логического блока, входы управления которого являются соответствующими управляющими входами 15 блока управления.

□ .Устройство по π. 1, отличающееся тем, что блок управления содержит генератор импульсов, первый счетчик, логический блок, первые вхо- 20 ды которого соединены с соответствующими выходами разрядов счетчика, второй вход подключен к выходу генератора импульсов и счетному входу счетчика, блок постоянной памяти, первый 25 и второй регистры, выходы разрядов первого регистра являются соответствующими адресными выходами блока управления, первый, второй, третий и четвертый выходы логического блока являются соответственно первым, вторым, третьим и четвертым управляющими выходами блока управления, пятый . И шестой выходы логического блока подключены соответственно к тактовому входу второго и первого регистров, входы разрядов первого регистра соединены с выходами соответствующих разрядов блока постоянной памяти, младшие адресные входы которого соединены с выходами соответствующих разрядов второго регистра, старшие адресные входы блока постоянной памяти соединены с соответствующими седьмыми выходами логического блока, входы управления которого являются соответствующими управляющими входами блока управления, причем вход первого разряда второго регистра сдвига соединен с одним из выходов ι блока постоянной памяти.

Таблица 1

Такт т~~ 1 ^АСЧ.1 | ^А сч.2 | ^Ас«д- | Вых | Вых.,1 Вых. 2 | Вых.2' 0 0 3 4 5 1 0 0 0 1 1 4 5 6 1 ’ 0 0 0 2 2 5 6 7 0 о 0 0 3 3 6 7 . 0 0 ⁰ 0 1 4 4 7 0 1. .0 0 1 1 5 5 0 I 2 0 1 1 0 6 6 I 2 3 0 1 0 0 7 7 2 3 4 0 0 0 0 0 0 3 4 5 0 0 0 0

Таблица 2

Ч^Такт ад-^Х^ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 рес ’⁴ ____ ___

0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 - 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 3 0 0 0 0 0 0 .0 0 0 0 0 0 0 0 0 0 4 0 0 0 0 0 0 0 0 *? 0 0 0 0 4 4 4 4 5 0 0 0 0 0 0 0 0 0 0 0 0 0 4 4 4 6 0 0 0 0 0 0 2 2 2 2 2 2 2 2 0 0 7 0 0 0 0 0 0 0 2 2 2 2 2 2 2 2 0 вых1 0 0 0 0 0 1 1 0 0 0 0 2 2 0 0 0 вых2 0 0 0 0 1 1 0 0 0 0 2 2 0 0 0 0 “\такт рес. \ 17 18 19 20 21 22 23 24 25 26 27 28 29 ³⁰ 31 32 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 2 0 0 8 8 8 8 8 8 8 8 0 0 0 0 0 0 3 0 0 0 8 8 8 8 8 8 8 8 0 0 0 0 0 4 4 4 4 4 0 0 0' 0 0 0 0 0 0 0 0 0 5 4 4 4 4 4 0 0 0 0 0 0 0 0 0 0 0 6 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 7 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 вых1 0 4 4 0 0 0 0 8 8 0 0 0 0 0 0 0 вых2 4 4 0 0 0 0 8 8 0 0 0 0 0 0 0 0

Таблица 3

№ п/п ———————————————————————————— Входы т т ¹ 3 47.1 | 47.2 47.3 47.4 43. 1 43.2 | 43.3 43.1 43.2 43.3 1 1 0 0 0 0 0 1 1 0 0 2 1 0 1 0 1 0 1 1 0 0 3 1 0 0 1 0 1 1 1 0 0 4 1 0 1 1 1 1 1 1 0 0 5 0 1 0 0 0 0 1 0 1 0 6 0 1 1 . 0 1 0 1 0 1 0 7 0 1 0 1 0 1 1 0 1 0 8 0 1 1 1 1 1 1 0 1 0 9 1 1 0 0 0 0 1 1 1 0 10 1 1 1 0 1 0 1 1 1 0 Г1 1 1 0 1 0 1 1 1 1 0 12 1 1 1 1 1 1 1 1 1 0

Таблица 4

Адрес седьмые выходы логического блока

ООО £100

010

3 21

3 27

Е DС

F ЕD

OFЕ

3 ЗЕ

4 32

4 40

5 43

5 51

6 62

7 73

8 84

В AF

С В0

D С1

Е D2

F Е3

О F4

6 54

Продолжение таблицы 4

Адрес Содержимое седьмые выходы логического блока ООО I 100 I 010 | 110 001 ¹⁰¹ | 011 9 9 5 4 1 3 8 7 6 5 10 о А 6 5 4 9 8 7 6 11 В 7 6 5 А 9 8 7 12 С 8 7 6 В А 9 8 13 D 9 8 7 С В А 9 14 Е А 9 8 D С В А 15 F В А 9 Е D С В

Фиг.З фие.5 ^-Γ-Ι—rn_rn_r-l_J-n_T-b-rTLUTL ff------J.........._f.....

j---1—/—-ι-----1—~u-r

-------------------L __j----------- **“V------------ J е—й-- /-------

-у· ι 1 —1 ---1______ ¹ j— ~ г .....

Фигб