SU1254463A1 - Устройство дл задержки и преобразование информации - Google Patents
Устройство дл задержки и преобразование информации Download PDFInfo
- Publication number
- SU1254463A1 SU1254463A1 SU853837303A SU3837303A SU1254463A1 SU 1254463 A1 SU1254463 A1 SU 1254463A1 SU 853837303 A SU853837303 A SU 853837303A SU 3837303 A SU3837303 A SU 3837303A SU 1254463 A1 SU1254463 A1 SU 1254463A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- ram
- synchronization unit
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к приборостроению и позвол ет повысить надежность работы за счет уменьшени объема пам ти оперативного запоминающего устройства (ОЗУ). Устройство содержит ОЗУ 1, сумматор 4, с-четчи- ки 5 и 7 импульсов, посто нное запоминающее устройстЁо 6, блок 8 синхронизации , коммутатор 9 и элемент 10 задержки. Введением новых элементе и образованием новых св зей между элементами устройства удалось достичь того, что дл каждого номера символа в ОЗУ 1 выделена динамическа зона с количеством чеек, равным числу с s (Л оиеыбаемые самболы Запись считывом/ rWOTW&WWf COfttOffU 3 sanueu fMaSKucvuffi пни чтныц Ar. дауг./
Description
блоков, на которое задерживаетс символ с данным номером, плюс чейка дл считывани . После каждого очередного цикла записи-считывани , равного периоду блока, освободившиеИзобретение относитс к приборостроению , а именно к устройствам дл задержки и преобразовани инфорнации .
Цель Изобретени - повышение надежности работы за счет уменьшени объема пам ти оперативного запоминающего устройства.
На фиг.1 приведена функциональна схема устройства; на фиг.2 - распределение чеек оперативного запоминающего устройства (ОЗУ) в устройстве; на фиг.З - распределение зон символов блока данных в ОЗУ на фиг.4 - временные диаграммы работы устройства .
Устройство дл задержки и преобразовани информации содержит оперативное запоминающее устройство 1, подключенное входами к входным щи- нам 2, информационными выходами к выходным шинам 3, адресными входами к выходам сумматора 4, соединенного первыми входами с выходами первого счетчика 5 импульсов и вторыми входами через посто нное запоминающее устройство 6 с выходами второго счетчика 7 импульсов, подсоединенного входом к первому выходу блока 8 синхронизации и установочным вхо;Е1ом к соединенным между собой входу первого счетчика 5 импульсов и второму выходу блока 8 синхронизации, и коммутатор 9. Кроме того, устройство дл задержки и преобразовани информации содержит элемент 10 задержки, включенный между выходом коммутатора 9 и управл ющим входом ОЗУ 1, причем коммутатор 9 подключен инфор ацион- ным входом к третьему выходу блока 8 синхронизации и управл ющим входом к первому выходу блока 8 синхронизации .
Устройство работает следующим образом.
с чейки переход т из начала одной зоны в конец другой, происходит смещение по всему объему ОЗУ 1 со скоростью одна чейка за период блока . 4 ил.
Обрабатываема информаци поступает с входных шин 2 на оперативное запоминающее устройство 1. С его выхода информаци поступает на вы5 ходные шины 3.
Распределение чеек ОЗУ 1 дл устройства представлено на фиг.2. Здесь дл каждого номера символа в блоке выделена динамическа зона
o с количеством чеек, равным числу блоков, на которое задерживаетс символ с данным номером, плюс чейка дл считывани . В течение периода блока чейки в начале каждой зоны
5 освобождаютс , так как символы, записанные в них, считываютс из ОЗУ 1. Запись же символов поступающего блока осуществл етс в последние чейки соответствующих зон.
0 Таким образом, после каждого очередного цикла записи-считывани , равного периоду блока, освободившиес чейки переход т из начала одной зоны в конец другой, т.е. карти5 на, представленна на фиг.2, будет динамической, будет смещатьс по всему объему ОЗУ 1 со скоростью одна чейка за период блока (характер смещени показан на фиг.З).
0 Работой всех элементов схемы уп равл ет блок 8 синхронизации, выра- батьгаающий сигналы трех частот:, частота блочна , частота символов, двойна частота символов, причем
5 частота символов в 32 раза вьш1е
частоты блочной. Временные диаграм мы работы схемы приведены на фиг.4.
Блочна частота поступает на вход
первого счетчика 5 импульсов. Одно0 временно блочна частота поступает на вход Установка второго счетчика 7 импульсов. Частота символов поступает на информационный вход коммутатора 9,а удвоенна символьна
5 частота поступает на управл ющий
.вход коммутатора 9 н на вход второго счетчика 7 импульсов.
Рассмотрим подробнее работу устройства .
На вход счетчика 5 поступает . блочна частота. Предположим, что содержимое этого счетчика 5 равно 0. Соответственно на вход ОЗУ 1 поступают символы нулевого блока. Так в промежуток времени .
фиг.4) поступает нулевой символ данного блока, В течение блока идет двадцать восемь символов, каждому из которого соответствует свой адрес дл считывани и свой адрес дл записи, т.е. на выходе сумматора 4 необходимо получить п тьдес т шесть адресов. Так как на вход второго счетчика 7 импульсов поступает двойна частота символов, то нулевому символу соответствует два состо ни данного счетчика 7:0- это значе-. ние счетчик 7 принимает в момент времени t и 1 - значение, которое счетчик 7 принимает в момент време- ни t (диаграмма 3 фиг.4). В посто нном запоминающем устройстве (ПЗУ) 6 предварительно заложена добавка в виде кода, заранее рассчитанна и имеюща различные значени дл адре- са считывани и адреса записи. Добавка соответствует требуемой задержке . При изменении значени задержки (по требованию) необходимо перепрограммировать ПЗУ 6, туда вво- д т новые добавки.
Таким образом, на выходе ПЗУ 6 мы имеем две добавки, одна из которых- соответствует добавке к адресу считывани (в промежутке времени tg- tj), а втора - добавке к адресу записи (в промежутке времени ty- t В результате сложени в сумматоре 4 добавки с выходным значением счетчика чеек .ОЗУ 1 (на выходе которого нули) на адресных входах ОЗУ 1 в промежутке времени t стоит адрес считывани , а на выходах ОЗУ 1 считываемый нулевой байт того блока, который опережает в информации те- кущий блок на требуемую (заложенную в ПЗУ 6) задержку. Причем в сумматоре 4 не используетс выход переноса , а сложение происходит по модулю объема ОЗУ 1. В промежутке времени t на адресные входы ОЗУ 1 поступает адрес записи и в ОЗУ 1 производитс запись нулевого байта текущего блока. Следует сказать, что считывание из ОЗУ 1 происходит практически все врем , и только в моменты записи, соответствующие поступлению на управл ющий вход ОЗУ 1 импульса записи с частотой символов, котора сдвинута относительно частоты символов, поступающей с блока 8 синхронизации , на 3/4 .„..„ Иными словаLH Mb
ми, считывание полпериода идет по указанному адресу считьшани , а когда на адресные входы ОЗУ 1 поступает адрес записи, то считываетс уже, за исключением моментов поступлени импульса записи на управл ющий вход ОЗУ 1, та информаци , котора только что поступила. В дальнейшем произ- водатс отделение зтой ненужной, мешающей дальнейшей обработке информации .
Значит, в момент времени t , определ емый сдвинутым сигналом с частотой символов, сдвинутой относительно частоты символов на и формируемой в коммутаторе 9, происходит считывание информации (нулевого байта ) из ОЗУ 1 (1 на управл ющем входе соответствует считыванию, О - записи ) .
В момент времени t, определ е- мьй частотой F , когда на адресных входах стоит адрес записи, на вход записи поступает сигнал записи, вырабатываемый коммутатором 9, и производитс запись в ОЗУ 1 нулевого символа (байта) текущего блока.
В этот момент на входе ОЗУ 1 по вл етс первый с имвол, которому на выходе второго счетчика 7 импульсов будут соответствовать уже состо ни 2 и 3. Этим состо ни м соответствует определенна , отлична от первой, добавка в блоке ПЗУ 6 Поскольку в течение всего нулевого блока на выходе первого счетчика 5 импульсов будут нули, то в этом случае в момент времени t на выходе сумматора 4 будут адреса записи и считывани , соответствующие первому символу (байту).
Далее работа схемы осуществл етс аналогично вьшеописанному цикл заканчиваетс , когда первый счетчик 5 импульсов примет значени , соответствующие номеру следующего блока. С поступлением п-го блока второй счетчик 7 импульсов yctaнaвливaeтc в нулевое состо ние. Сигнал на выходе первого счетчика 5 импульсов будет мен тьс в соответствии с приходом блочной частоты от 00...О до 11... 1 и снова к 00...О, образу на выходе так называемый плавающий базовый адрес.
. За счет разнесени моментов изменени адресов с 1итывани {t д) адресов записи (tj), моментов считывани (t, ) и записи (t,) в не возникает гонок.
В устройстве используютс неравные зоны ОЗУ 1 дл хранени каждого символа, что позвол ет избежать хранени в ОЗУ 1 использованной, ненужнокГ информации.
Таким .образом, за счет введени новых св зей в известном блоке удалось достичь либо эффективного ис-. пользовани ОЗУ (уменьшени его объема), либо увеличени величины задержки при сохранении объема ОЗУ; удалось также получить преобразование информации за счет соответствую щего программировани ПЗУ 6.
Использование изобретени позвол ет повысить надежность работы за счет уменьшени объема пам ти ОЗУ.
.
Claims (1)
- Формула изобретениУстройство дл задержки и преобразовани информации, содержащее оперативное запоминающее устройство, J подключенное входами к входным щи- нам, информационными выходами к выходным шинам, адресными входами к выходам сумматора, соединенного первыми входами с выходами первого счет10 чика импульсов и вторыми входами через посто нное запоминающее устройство с выходами второго счетчика импульсов, подсоединенного входом к первому выходу блока синхррниза15 ции и установочным входом к соединенным между собой входу первого счетчика импульсов и второму выходу блока синхронизации, и коммутатор, о т- личающеес тем, что, с це20 лью повьшени надежности работы за счет уменьшени объема пам ти оперативного запоминающего устройства, в него введен элемент задержки, вклю- ченньй между вьпсодом коммутатора и 25 управл ющим входом оперативного запоминающего устройства, причем коммутатор подключен информационным входом к третьему выходу блока синхронизации и управл ющим входом к30 первому выходу блока синхронизации.Напрабление дди- /нени оазоВого адресаФи1,3CUflB.. Щ1Г1ПШШ.((f CUMB.гчппг г г I tt tlf1 3.иг,Редактор Н. Слобод никСоставитель В, ДобровольскийТехред Л.Сердюкова Корректор Л. ПилипенкоЗаказ 4721/52 Тираж 671ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий V13035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Подписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853837303A SU1254463A1 (ru) | 1985-01-04 | 1985-01-04 | Устройство дл задержки и преобразование информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853837303A SU1254463A1 (ru) | 1985-01-04 | 1985-01-04 | Устройство дл задержки и преобразование информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1254463A1 true SU1254463A1 (ru) | 1986-08-30 |
Family
ID=21156130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853837303A SU1254463A1 (ru) | 1985-01-04 | 1985-01-04 | Устройство дл задержки и преобразование информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1254463A1 (ru) |
-
1985
- 1985-01-04 SU SU853837303A patent/SU1254463A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 824191, кл. G 06 F 7/00, 1979. Ефимов В.И. и др. Цифровое кодирование при записи и воспроизведении звука. - Тезисы докладов 19 Всесоюзной научно-технической конференции. Л.: 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5083296A (en) | Semiconductor memory with alternately multiplexed row and column addressing | |
US4849937A (en) | Digital delay unit with interleaved memory | |
US4789960A (en) | Dual port video memory system having semi-synchronous data input and data output | |
GB2138230A (en) | Dynamic random access memory arrangements | |
US4961169A (en) | Method of and apparatus for generating variable time delay | |
JPS634493A (ja) | デユアルポ−トメモリ | |
KR950020130A (ko) | 메모리 어드레싱 방법 및 장치 | |
EP0237030B1 (en) | Semiconductor memory having high-speed serial access scheme | |
US4903242A (en) | Serial access memory circuit with improved serial addressing circuit composed of a shift register | |
GB1402444A (en) | Semiconductor memory | |
US5319596A (en) | Semiconductor memory device employing multi-port RAMs | |
KR100303780B1 (ko) | 디디알 에스디램에서의 데이터 우선 순위 결정 장치 | |
GB1452685A (en) | Interleaved main storage and data processing system | |
KR930006722A (ko) | 반도체 기억장치 및 그 출력제어 방법 | |
SU1254463A1 (ru) | Устройство дл задержки и преобразование информации | |
US5280448A (en) | Dynamic memory with group bit lines and associated bit line group selector | |
JPS6216294A (ja) | メモリ装置 | |
JPS5532270A (en) | Read control circuit for memory unit | |
US4198699A (en) | Mass memory access method and apparatus | |
USRE38379E1 (en) | Semiconductor memory with alternately multiplexed row and column addressing | |
SU1319077A1 (ru) | Запоминающее устройство | |
SU1265856A1 (ru) | Устройство управлени дл доменной пам ти | |
SU1345325A1 (ru) | Устройство дл задержки сигналов | |
SU1383445A1 (ru) | Устройство дл задержки цифровой информации | |
SU1310902A1 (ru) | Последовательный регистр |