SU1310902A1 - Последовательный регистр - Google Patents

Abstract

Изобретение относитс  к вычислительной те.хнике и может быть использовано в устройствах хранени  информации. Целью изобретени   вл етс  расширение области применени  регистра за счет возможности его иснользовани  в несинхронизируе.мых устройствах . Дл  достижени  этой цели в каждый разр д регистра введен элемент 5 задержки , а св зи между запоминающим триггером 1, триггером 2 зан тости и эле- мента.ади И 3 и 4 организованы так, чтобы при поступлении на входы регистра пара- фазной импульсной информации триггеры зан тости последовательно устанавливались в состо ние «1, блокиру  запись информации в данный разр д и разреша  запись в последующий разр д регистра. 1 ил. J2 11 (Л в W со о CD О N3 «74

Description

И:н, Орете11ис относитс  к вычислительной техпмк и может быгь использовано в уст- posii.iii.Mx храпени  информации.

Целью изобретени   вл етс  расширение обллст.и применени  регистра за счет возможности использовани  в несинхронизируем ых устройствах.

На чертеже нриведена схе.ма нредлагае- мого регистра.

Регистр содержит в каждом разр де первый 1 и второй 2 RS-триггеры, первый 3 и второй 4 элементы И, элемент 5 задержки. Первый триггер 1 (заноминающий) состоит из элемента И 6 и элемента ИЛИ 7, второй триггер 2 (зан тости) - из элемента И 8, элемента ИЛИ 9 и элемента НЕ 10. На чертеже показаны также пр мой 11 и инверсный 12 информационные входы регистра, вход 13 установки в нуль регистра, информационные выходы 14 и выход 15 зан тости регистра.

Регистр работает следующим образом.

В исходное состо ние регистр устанавливаетс  нулевым сигналом на входе 13. В исходном состо нии в каждом разр де на первые входы первого 3 и второго 4 элементов И всех разр дов поступает высокий уровень с выхода элемента НЕ 10, а на третьи входы первых и вторых элементов И каждого разр да ,, кроме первого, через элемент задержки поступает низкий уровень сигналов зан тости с элементов ИЛИ 9 предыдущих разр дов регистра. Следовательно, по входным щинам 11 и 12 в регистре дл  приема информации открыт только первый разр д.

На входы 11 и 12 поступает последовательный код. В соответствии с его значением производитс  запись единицы или нул  в первый разр д регистра.

При поступлении единичного значени  на первый вход запоминающего триггера 1 первого разр да на выходе элемента ИЛИ 7 по вл етс  высокий уровень, обеспечивающий при отсутствии сигнала установки в ноль, действующего на второй вход элемента И 6, формирование на его выходе единичного значени  сигнала, который поступает на второй вход элемента ИЛИ 7. После окончани  записи единичное состо ние запоминающего триггера 1 поддерживаетс  до момента установки регистра в ноль.

Поступление кода нул  на вход 12 не мен ет начального (нулевого) состо ни  триггера 1.

Отличие в работе триггера зан тости по отнощению к запоминающему триггеру 1 состоит в том, что на элемент ИЛИ 9 поСоставитель А. Дерюгин

Редактор Т. ПарфеноваТехред И. ВересКорректор И. Эрдейи

Заказ 1763/49Тираж 590Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушска  наб., д. 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

ступает сигнал последовательного кода и его инверси . Поэтому при любом значении записываемого кода на выходе элемента ИЛИ 9 поддерживаетс  высокий уровень, и

таким образом формируетс  признак зан тости (окончани  записи информации в данный разр д).

На выходе элемента НЕ 10 формируетс  низкий уровень и по входам первый разр д отключаетс  от информационных шин. Сформированный на выходе элемента 5 задержки признак зан тости первого разр да подготавливает второй разр д регистра к приему второго разр да последовательного кода.

5 Процесс записи кода входной информации и формирование признака зан тости во втором регистре аналогичен рассмотренному. Последовательна  запись входного последовательного кода в соответствующий разр д обеспечиваетс  тем, что врем  задерж0 ки сигнала элементом задержки больше длительности сигнала входной информации. После записи последовательного кода в соответствующие разр ды регистра на выходе последнего элемента 5 задержки, т. е. на

5 выходе 15, формируетс  сигнал заполнени  регистра.

Claims (1)

1. Формула изобретени 

   Последовательный регистр, содержащий

   0 в каждом разр де первый и второй триггеры , R-входы которых  вл ютс  входом установки в нуль регистра, а пр мой выход первого триггера - информационным выходом регистра, и первый и второй элементы И, первые входы которых соединены с инверс5 ным выходом второго триггера, выход первого элемента И соединен с S-входом первого триггера, а второй вход  вл етс  пр мым информационным входом регистра, отличающийс  тем, что, с целью расщирени 

   д области применени  за счет возможности работы в асинхронном режиме, каждый разр д регистра содержит элемент задержки, вход которого соединен с пр мым выходом второго триггера, первый и второй S-входы которого соединены соответственно с выхо5 дами первого и второго элементов И, второй вход второго элемента И  вл етс  инверсным информационным входом регистра, третьи входы первого и второго элементов И каждого разр да, кроме первого, соединены с выходом элемента задержки предыдущего

   разр да, выход элемента задержки последнего разр да  вл етс  выходом зан тости регистра.