SU1302262A1 - Устройство дл формировани импульсных последовательностей - Google Patents

Abstract

Изобретение относитс  к автоматике, вычислительной технике и может быть использовано в управлении кадровой пам тью Дисплейных систем. Целью изобретени   вл етс  расширение области применени  устройства за счет возможности формировани  как полной, так и укороченной импульсных последовательностей. Устройство содержит два блока 7 и 11 пам ти, счетчик 10, регистр 12, два триггера 19 и 14, элементы И 13, 9, ,15, 16, 21 и 22, элементы И-НЕ 17 и 18, элементы НЕ 24 и 8, элемент 23 задержки, коммутатор 20. Совокупность указанных признаков позвол ет достичь цели изобретени . 1 ил. S ОО О го s:) О5 ьо

Description

Изобретение относитс  к области вычислительной техники и может быть использовано в устройствах кадровой пам ти цифрового телевидени .

Цель изобретени  - расширение области применени  устройства за счет возможности формировани  укороченных импульсных последовательностей.

На чертеже представлена структурна  схема предлагаемого устройства дл  формировани  импульсных последовательностей.

Предлагаемое устройство дл  формировани  импульсных последовательностей содержит управл ющие входы 1-6, блок 7 пам ти начала и окончани  укороченной последовательности , служащий дл  хранени  констант адресов переходов, второй элемент НЕ 8, п тый элемент И 9, последовательно- параллельный счетчик 10, блок 11 пам ти последовательности, служащий дл  хранени  временной последовательности, выходной регистр 12, первый элемент И 13, счетный триггер 14, второй элемент И 15, третий элемент И 16, первый элемент И-НЕ 17, второй элемент И-НЕ 18, управл ющий триггер 19, блок 20 коммутации, который может быть выполнен на дещифраторе со счетчиком , четвертый элемент И 21, третий элемент И - НЕ 22, элемент 23 задержки, первый элемент НЕ 24.

Предлагаемое устройство в отличие от известных может работать в двух режима; режиме формировани  полной временной последовательности и режиме формировани  укороченной временной последовательности.

В исходном состо нии на управл ющих входах устройства 2-6 установлены нулевые потенциалы. На управл ющий вход 1 устройства во всех режимах непрерывно подаютс  синхроимпульсы. Счетчик 10 находитс  в режиме параллельного занесени  информации, что определ етс  нулевым потенциалом на его управл ющем входе записи/счета , который поступает с пр мого выхода триггера 19 через элемент И 9. Счетный вход подключен к управл ющему входу 1 устройства. Блок 7 пам ти находитс  в невыбранном состо нии, на информационных выходах его установлены нулевые потенциалы , в результате чего информационные выходы счетчика 10 также имеют нулевой потенциал, что соответствует нулевому адресу на адресных входах блока 1 1 пам ти последовательности.

Устройство в режиме формировани  полной временной последовательности работает следующим образом.

На управл ющий вход 3 устройства подаетс  положительный потенциал «Пуск, который подключен к второму входу элемента И 13, на первый вход которого подаетс  синхросери . На выходе элемента И 13 формируетс  положительный потенциал, включающий триггер 19 в единичное состо ние . Положительный потенциал с пр мого

5

0

5

0

0

5

0

5

выхода триггера 19 поступает на второй вход элемента И 9, на первом входе которого находитс  положительный потенциал, поступающий с выхода первого элемента И-НЕ 17. На выходе элемента И 9 формируетс  положительный потенциал, который поступает на управл ющий вход счетчика 10 и переводит его в режим последовательного счета синхроимпульсов, поступающих на счетный вход. Последовательней перебор адресного кода с выходов счетчика 10 опращивает адресные входы блока II -пам ти последовательности и счетного триггера 14, в результате чего на информационных выходах блока 11 пам ти последовательности вырабатываетс  временна  последовательность , котора  фиксируетс  в выходном регистре 12.

Заканчиваетс  режим полной временной последовательности по влением положительного потенциала на выходе старщего разр да регистра 12, который поступает на пер- вход элемента И-НЕ 18, на втором входе которого находитс  положительный потенциал управл ющей щины. В результате совпадени  двух положительных потенциалов на выходе элемента И-НЕ 18 формируетс  нулевой потенциал, который поступает на второй вход элемента И 21, на первом входе которого установлен положительный потенциал с выхода ко.ммутатора 20. С выхода .элемента И 2 нулевой потенциал поступает на второй вход триггера 19 и устанавливает его в исходное состо ние Нулевой потенциал с пр мого выхода триггера 19 поступает на второй вход элемента И 9 и формирует на выходе последнего нулевой потенциал, который переводит счетчик 10 в режим параллельного занесени , в результате чего устройство переходит в исходное состо ние.

Устройство в режиме укороченной временной последовательности работает следующим образом.

На управл ющий вход 2 устройства подаетс  положительный потенциал. На управл ющем входе 3 устройства - пулевой потенциал. На управл ющие входы 5 и б устройства подаетс  код адреса (0,0; 1,0; 0,1; 1,1). На управл ющий вход устройства 4 - положительный потенциал «Пуск. Как и в предыдущем режиме, на выходе элемента И 13 формируетс  положительный потенциал, включающий триггер 19 в единичное состо ние. Положительный потенциал с пр мого выхода триггера, 19 поступает на второй вход элемента И 9, на первом входе которого находитс  положительный потенциал с выхода элемента И-НЕ 17. На выходе элемента И 9 формируетс  положительный потенциал, который переводит счетчик 10 в режим последовательного счета синхроимпульсов на второй управл ющий вход счетчика 10.

Последовательный перебор адресного кода с выходов счетчика 10 и счетного триггера 14 опрашивает адресные входы блока 11 пам ти последовательности, в результате чего на информационных выходах блока вырабатываетс  временна  последовательность , котора  фиксируетс  в выходном регистре 12. Запись константы адреса перехода в счетчик 10 и триггер 14 происходит по нулевому потенциалу разрешени  занесени , сформированному на выходе элемента И-НЕ 17 следующим образом.

На выходах счетчика 10 и триггера 14 по вл етс  код 11000. Положительные потенциалы с выходов первого и второго разр дов счетчика 10 поступают соответственно на первый и второй входы элемента И 15, на выходе которого формируетс  положительный потенциал, поступающий на первый вход элемента И-НЕ 17. Нулевые потенциалы с выходов 3-го и 4-го разр дов счетчика 10 через элементы НЕ 24 и 8 поступают соответственно на первый и второй входы элемента И 16 положительными потенциалами.

На выходе элемента И 16 формируетс  положительный потенциал, который поступает на второй вход элемента И-НЕ 17. Положительный потенциал с инверсного выхода триггера 14 поступает на третий вход элемента И-НЕ 17, на четвертом входе которого находитс  положительный потенциал с управл ющего входа 2 устройства. В результате совпадени  на всех входах элемента И-НЕ 17 положительных потенциалов на выходе его формируетс  нулевой потенциал, который поступает на первый вход элемента И 9 и стробирующий вход элемента задержки. На выходе элемента И 9 формируетс  нулевой потенциал, который поступает на управл ющий вход записи/считывани  счетчика 10 и переводит его в режим параллельного занесени . В результате константа адреса перехода заноситс  в счетчик 10 и триггер 14. Константа аДреса перехода, по вивша с  на информационных выходах счетчика 10 и триггера 14, проходит по описанным цел м и формирует на выходе элемента И-НЕ 17 положительный потенциал, который поступает на первый вход элемента И 9 и стробирующий вход элемента 23 задержки. На выходе элемента И 9 формируетс  положительный потенциал, который поступает на первый управл ющий вход счетчика 10 и переводит его в режим последовательности счета синхроимпу.тьсов, поступающих на первый управл ющий вход. На информационных выходах счетчика 10 продолжитс  перебор адресов, но уже с адреса перехода. Вырабатываема  временна  последовательность фиксируетс  в выходном регистре 12.

Последовательный счет продолжаетс  до тех пор, пока на первых управл ющих входах блока 20 коммутатора по витс  код.

выбирающий информационный вход блока 20 коммутатора, на котором присутствует положительный потенциал константы адреса перехода . В этот момент на выходе блока коммутатора формируетс  нулевой потенциал , который поступает на первый вход элемента И 21, на втором входе которого имеетс  положительный потенциал. Hq выходе элемента И 21 формируетс  нулевой потенциал, который поступает на вход сбро0 са триггера 19 и устанавливает его в исходное состо ние. Нулевой потенциал с пр мого выхода триггера 19 поступает на второй вход элемента И 9, на первом входе которого присутствует положительный потенциал, а на второй вход элемента И-

НЕ 22. На выходе элемента И-НЕ 22 формируетс  положительный потенциал, который поступает на первый вход блока 7 пам ти адреса начала и окончани  последовательности и переводит его в невыбран0 ное состо ние, на информационных выходах которого формируютс  нулевые потенциалы. На выходе элемента И 9 формируетс  нулевой потенциал, который поступает на управл ющий вход записи/счета счетчика 10 и переводит его в режим параллельного

занесени . На информационных входах счетчика 10 наход тс  нулевые потенциалы, который занос тс  в счетчик 10 и обнул ют его. Устройство переходит в исходное состо ние.

30

Claims (1)

1. Формула изобретени 

   Устройство дл  формировани  импульсных последовательностей, содержащее счетчик , блок пам ти последовательности, регистр , управл ющий триггер, первый элемент И, первый элемент НЕ, причем разр дный выход счетчика подключен к входу младших разр дов адреса блока пам ти последовательности , выход которого соединен с информационным входом регистра, выход которого  вл етс  выходом устройства, вход записи регистра соединен со счетным входом счетчика и подключен к входу синхронизации устройства, выход первого элемента И подключен к установочному входу управл ющего триггера, отличающеес  тем, что, с целью расширени  области применени  устройства за счет формировани  укороченных импульсных последовательностей , в него включили блок пам ти начала

   И окончани  укороченной последовательности , второй, третий, четвертый, п тый элементы И, первый, второй и третий элементы И-НЕ, счетный триггер, элемент задержки , первый и второй элементы НЕ, коммутатор, причем первый вход первого

   элемента И  вл етс  входом пуска устройства , адресный вход блока пам ти начала и окончани  укороченной последовательности  вл етс  входом номера укороченной

   последовательности устройства, выход младших разр дов адреса начала укороченной последовательности блока пам ти начала и окончани  укороченной последовательности соединен с информационным входом счетчика , выход старшего разр да адреса начала укороченной последовательности блока пам ти начала и окончани  укороченной последовательности соединен с входом элемента задержки, выход которого подключен к установочному входу счетного триггера, выход первого разр да счетчика соединен с первым входом второго элемента И, второй вход которого соединен с выходом второго разр да счетчика, выход третьего разр да счетчика соединен с входом первого элемента НЕ, выход которого соединен с первым входом т зетьего элемента И, выход четвертого разр да счетчика соединен с входом второго элемента НЕ, выход которого соединен с вторым входом третьего элемента И, выходы второго и третьего элементов И подключены соответственно к первому и второму входам первого элемента И-НЕ, третий вход которого соединен с инверсным выходом счетного триггера, четвертый вход первого элемента И-НЕ, первый вход третьего элемента И-НЕ и стро- бирующий вход коммутатора подключены к входу признака укороченной последовательности устройства, выход первого элемента И - НЕ подключен к первому входу п того элемента И и к стробирующему входу эле

   5

   мента задержки, пр мой выход счетного триггера подключен к входу старшего разр да адреса блока пам ти последовательности и к первому управл ющему входу коммутатора, второй и третий управл ющие входы которого подключены соответственно к выходам третьего и четвертого разр дов счетчика, причем выход четвертого разр да счетчика соединен со счетным входом счетного триггера, выход управл ющего триггера подключен к входу сброса счетного триггера, к второму входу третьего элемента Н-НЕ и к второму входу п того элемента И, выход которого соединен с входом записи/счета счетчика, выход признаков окончани  блока пам ти начала и окончани  укороченной последовательности соединены с информационным входом коммутатора , инверсный выход которого соединен с первым входом четвертого элемента И, выход которого соединен с инверсным вхо- 0 дом сброса управл ющего триггера, второй вход четвертого элемента И соединен с выходом второго элемента И-НЕ, первый вход которого подключен к выходу старшего разр да регистра, второй вход второго элемента И-НЕ  вл етс  входом признака полной временной последовательности устройства , второй вход первого элемента И соединен с входом синхронизации устройства, выход третьего элемента И-НЕ соединен с входом чтени  блока пам ти начала и окончани  укороченной последовательности.