SU1069003A1 - Статический регистр - Google Patents

Статический регистр Download PDF

Info

Publication number
SU1069003A1
SU1069003A1 SU813301261A SU3301261A SU1069003A1 SU 1069003 A1 SU1069003 A1 SU 1069003A1 SU 813301261 A SU813301261 A SU 813301261A SU 3301261 A SU3301261 A SU 3301261A SU 1069003 A1 SU1069003 A1 SU 1069003A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
elements
bits
inputs
Prior art date
Application number
SU813301261A
Other languages
English (en)
Inventor
Лев Петрович Петренко
Юрий Михайлович Давыдов
Станислав Борисович Кашуба
Сергей Алексеевич Волощенко
Original Assignee
Предприятие П/Я В-2201
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2201 filed Critical Предприятие П/Я В-2201
Priority to SU813301261A priority Critical patent/SU1069003A1/ru
Application granted granted Critical
Publication of SU1069003A1 publication Critical patent/SU1069003A1/ru

Links

Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

СТАТИЧЕСКИЙ РЕГИСТР, содер-, жащий п разр дов, каждый из которых состоит из элемента И-НЕ, выход которого соединен с первым входом первого элемента И, первый вход элемента И-НЕ соединен с первым входом второго элемента И, вьлход которого подключен к первому входу элемента ИЛИ, и элемент ИЛИ-НЕ, общий дл  всех разр дов , первую и вторую управл ющие шины записи, п входных информационныэс шин и п выходных шин, отличающийс  тем, что. с целью повышени  надежности и расширени  функциональных возможностей путем .обеспечени  записи информации в пр  мом и обратном коде, в него, дополнительно введены два элемента задержки , причем пр мой выход элемента ИЛИ-НЕ через первый элемент задержки соединен с вторыми входами вторых элементов И всех разр дов, инверсный выход элемента ИЛИ-НЕ соединен с вторыми входами первых элементов И всех разр дов, вход элемента ИЛИ-НЕ подключен к первой управл ющей шине записи, вторые входы элементов И-НЕ всех разр дов через второй элемент задержки подключены к вторым входам элементов ИЛИ всех разр дов и к второй управл ющей ши (Л не записи, выход первого элемента И каждого разр да соединен с соответстствующей выходной шиной и с третьим входом элемента ИЛИ данного разр да, выход которого подключен к третьемуj входу первого элемента И данного резр да , а первый вход элемента И-НЕ каждого разр да соединен с соответствующей входной информационной шиной . О) CD

Description

оо
Изобретение относитс  к вычислительной технике и может быть использовано при построении устройств пам ти .
Известен статический регистр, содержа11: ий в каждом разр де два элемента И-НЕ 13
Недостатком этого устройства  вл етс  его низка  надежность, обусловленна  большим количеством элементов ,, при записи входной информации в-пр мом и обратном кодах
Наиболее близким техническим-решением к изобретению  вл етс  стати .ческий , содержащий на каждый разр д RS -триггер,-выполненный ка элементах И-НЕ, элементы ИЛИ-НЕ, элементы И, управл ющие шины записи,, входные .и выходные шины 21,
Недостатками известного техн ческого решени   вл ютс  низка  надежность и отсутствие возможности записи информации как в пр мом, так и в обратном коде.
Цель изобретени  - повыше{1ие надежности и расширение функциональных возможностей статического регистра .путем обеспечени  записи информации в пр мом и обратном коде.
Поставленна  цель достигаетс  тем что в статический регистр, содержащий п разр дов, каждый из KOToptyx состоит из элемента И-НЕ. выход которого соединен с первым входом первого эле мента И, первый вход элемента И-НЕ соединен с первыг/т входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, и элемент ИЛИ-НЕ,,общий дл  всех разр дов, первую и вторую управл ющие шины записи п входных информационных шин и .п выходных шин, дополнительно введены два элемента задержки, причем пр мой выход элемента -через первый элемент задержки соединен с вторыми входа№1 вторьтх элементов И всех разр дов , инверсный выход элемента ИЛИ-НЕ соеди ен с вторыми входами первых элементов И всех разр дов, вход элемента И-НЕ подключен к первой управл ющей шине записи, вторые вкоды элементовИ-НЕ всех разр дов через второй задержки подключены к вторъа-л входам элементов г-ШН всех разр дов и к второй управл ющей шине записи, выход первого элемента И каждого разр да соединен с соответствующей выходной шиной и с третьим входом элемента ИЛИ данного разр да, выход которого подключен к третьему входу первого элемента И данного разр да, а первый вход элемента И-НЕ каждого разр да соединен с соответствующей входной информационной шиной
На ч:ерте е представлена функциональна  схема статического регистра, вЕЛполненна  согласно изобретению .
Статический регистр (;одержит элемент 1, элементы 2-й 3 задержки , управл ющие шины 4 и 5 записи, разр5вды 6-1 - б-п регистра, каждый из которых состоит из элементов И-НЕ 7, элементов И 8-9, элемент-ов ИЛИ 10, входные информационные шкны 11-1 11-п f выходные шины 12-1 - 12-п,
Статический регистр работает следующим образ ом„
Дл  записи информации в регистр в пр мом коде на шину 4 записи подаетс  импульс положительной пол рности . Этот импульс, инвертиру сь элементом ИЛИ-.НЕ 1, подаетс  на входы элементов И 9, формиру  на их выходах уровни нулевого потенциала,, которые сохран ютс  после окончани  ш -йульса Импульс, задержанный на элементе 2 задержки , опрашивает информацию, присутствующую на входных шинах 11-1 11-Г1 . При наличии одиночных сигналов на входных шинах- 11-1 Li-г , они поступают через соответстЪуЮ 1ие элементы И 8 и элементь ИЛИ 10 на входы элементов И 9, форг -шру  на выходах этих элементов и соответствующих- выходных шинах 12-1 - 12-h уровни погической единицы, котора  поступает на входы элементоЕ ИЛИ 10f еДИкнч:чый уровень на выходных шинах после окончани  импульса на выходе элемечта 2 Зс,цержки,.
Дл  записи информации 2 обратном коде кмлульс положительной пол рности подаетс на шику 5 записи. Этот импульс через элементы ИЛИ 10 устанавливает на вь-цсодах впех sjie-vieHTOB И 9 и, следозательно, на выходных шинах 12-1 - 12-п.. yposKsi логи--1еской единицы. Задержанный на элементе 3 задержки ш-эпульс записи опрашизаеэ; информацией, присутствующую  а зходн;з1х шинах 11-1 - 11-п,
При наличии единичных сигналов -.а входных miiHa;:: 11-1 - 11-h они поступаЕот нулевым уровнем через ссответствую14ие элементн: 7 на входы соответствуюи;их элементов И 9, формиру  на выходных пинах 12 - 12-о соот1зетс-:твующие этш-л злегхентам И 9 уровни логич:ес-кого нул , т.з. информаци  с входных шик .i--l li--4i neper писызаеас  в регксто з обратно коде ,.
Таккк образом, изобретение позво ,г- ет сбеспе-чкть запись информации в с-TaTt веский регистр Бпр ;мом и обратном коде при ьинималь,чых аппараггт-иых затрат,з.х „

Claims (1)

  1. СТАТИЧЕСКИЙ РЕГИСТР, содер-. жащий η разрядов, каждый из которых состоит из элемента И-НЕ, выход которого соединен с первым входом первого элемента И, первый вход элемента И-НЕ соединен с первым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, й элемент ИЛИ-HE, общий для всех разрядов , первую и вторую управляющие шины записи, η входных информационных шин и η выходных шин, отличающийся тем, что. с целью повышения надежности и расширения функциональных возможностей путем обеспечения записи информации в пря мом и обратном коде, в него, дополнительно введены два элемента задержки, причем прямой выход элемента ИЛИ-HE через первый элемент задержки соединен с вторыми входами вторых элементов И всех разрядов, инверсный выход элемента ИЛИ-HE со единен с вторыми входами первых элементов И всех разрядов, вход элемента ИЛИ—НЕ подключен к первой управляющей шине записи, вторые входы элементов И-НЕ всех разрядов через второй элемент задержки подключены к вторым входам элементов ИЛИ всех <д разрядов и к второй управляющей шине записи, выход первого элемента И каждого разряда соединен с соответстствующей выходной шиной и с третьим входом элемента ИЛИ данного разряда, выход которого подключен к третьему; 3 входу первого элемента И данного разряда, а первый вход элемента И-НЕ каждого разряда соединен с соответствующей входной информационной шиной .
    3.06900 3
SU813301261A 1981-06-18 1981-06-18 Статический регистр SU1069003A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813301261A SU1069003A1 (ru) 1981-06-18 1981-06-18 Статический регистр

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813301261A SU1069003A1 (ru) 1981-06-18 1981-06-18 Статический регистр

Publications (1)

Publication Number Publication Date
SU1069003A1 true SU1069003A1 (ru) 1984-01-23

Family

ID=20963055

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813301261A SU1069003A1 (ru) 1981-06-18 1981-06-18 Статический регистр

Country Status (1)

Country Link
SU (1) SU1069003A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Проектирование радиоэлектронных устройств на интегральных микросхемах. Под ред. С. Я. Шаца, М., Советское радио, 1976, с. 216-i 219. 2. Угрюмов Е. П. Элементы и узлы ; ЭЦВМ. М., Высша школа, 1976, с. 199, рис. 10.12.В (прототип). *

Similar Documents

Publication Publication Date Title
EP0049988A2 (en) High speed data transfer for a semiconductor memory
US4922457A (en) Serial access memory system provided with improved cascade buffer circuit
SU1069003A1 (ru) Статический регистр
SU1444894A1 (ru) Регистр сдвига
SU1215137A1 (ru) Запоминающее устройство с коррекцией информации
SU1264239A1 (ru) Буферное запоминающее устройство
SU1478322A1 (ru) Счетное устройство
SU733016A1 (ru) Устройство дл записи и считывани информации из блоков полупосто нной пам ти
SU1259335A1 (ru) Запоминающее устройство с защитой информации от разрушени
SU642878A1 (ru) Устройство дл селекции видеосигнала заданной фигуры сложной формы
SU1570041A1 (ru) Резервированный счетчик
SU743031A1 (ru) Запоминающее устройство
SU743030A1 (ru) Запоминающее устройство
SU964731A1 (ru) Буферное запоминающее устройство
SU1215133A1 (ru) Трехканальное резервированное запоминающее устройство
SU1501055A1 (ru) Устройство динамического преобразовани адреса
SU450233A1 (ru) Запоминающее устройство
SU982094A2 (ru) Буферное запоминающее устройство
SU1026163A1 (ru) Устройство дл управлени записью и считыванием информации
SU1332383A1 (ru) Последовательное буферное запоминающее устройство
SU1163358A1 (ru) Буферное запоминающее устройство
JPS58215787A (ja) 記憶装置
SU1606972A1 (ru) Устройство дл сортировки информации
SU1471216A1 (ru) Устройство дл воспроизведени многодорожечной цифровой магнитной записи
RU1833857C (ru) Устройство дл вывода информации