JPS58215787A

JPS58215787A - 記憶装置

Info

Publication number: JPS58215787A
Application number: JP57099002A
Authority: JP
Inventors: Satoshi Konishi; 頴小西
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-09
Filing date: 1982-06-09
Publication date: 1983-12-15
Also published as: JPS6258075B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、記憶装置の構成に関するものである。

セスメモリ（スタティックＲＡＭ）装置においては、通
常第１図のよう１工データ信号の流れを有して℃・る。

すなわち、データ読出しの場合には、チップコントロー
ル回路１かも出力されアドレスノ（ソファ回路２へ入力
されるチップ選択の内部信号はアドレスバッファ回路２
を活性化し、アドレス入力信号Ａｉ（ｉ＝０．１，２？
・・・、Ｎとする）はこのアドレスバッファ回路２によ
り互いに逆論理のアドレス信号出力へ↑とＡ＋と１ぷり
、そのいずれかが（以下これらをまとめてＡ↑で表わす
）デコーダ回路３＆Ｃ入力されろ。アドレス入力信号Ａ
ｉσ）変化は、アドレストランジションディテクタ回路
（以下ＡＴＩ）Ｃという）４によって検出され、その出
力へはＨｅ憶装俳ｔの、内部制御信号となり、プリチャ
ージ信号発生回路５を通って記憶セルの読出し準備を行
うビット線プリチャージ信号φ、としてセルアレイ６に
隣接して設けられたプリチャージ回路５′に入力され、
またセンス情報を読出すビット線センス制御信号φ８．
としてセンス回路７に入力され、さらにタイミング発生
回路８を経て出力バッファ回路制御信号φ。として出力
バッファ回路９に、入力されている。一方、デコーダ回
路３からはデコーダ出力Ｓｊが出力されて記憶セルの選
択信号としてセルアレイ６に入力され、その選択信号に
よりセルアレイ中のデータは読出され、センス回路７で
増幅され、出力バッファ回路９で読出しタイミングの調
整をされてデータ出力信号１→ＯＵＴとして出力される
。

なお、データ科込みの場合には、上述の動作の他に、チ
ップコントロール回路１に入力された書込み／読出し選
択信号Ｗ／Ｉ（がデータ人力バッファ回路］０を活性化
し、それによってデータ入力信号１）ＩＮはデータ人力
バッファ回路１０に受は刊けられ、選択セル中にＤＩＮ
に部名する情報が記憶される。

第２図は、第１図に示した記憶装置におけるアドレルバ
ツファ回路２．デコーダ回路３　、　Ａ、ＴＤＣ４のＷ
ｌ”成の一例を示した回路図である。

第２図（ａ）に示したアドレスバッファ回路２はアドレ
ス入力信号Ａ＋及びチップ選択の内部信号ＣＥを入力と
１−るノア（ＮＯＩも）グー１−ＮＯ几１及びインバー
タＩＮＶ１が直列に接続され、これらの出力点であるノ
ードａ１から２個のインバータ■Ｎｖ２及びＩＮＶ３よ
り１．ｃるインバータ列と３個のインバータ■ＮＶ４な
いしＩＮＶ６よりなるインバータ列とから成っている。

アドレスバッファ回路２の互いに逆論理となっている出
力Ａ↑及びＡ丁はデコーダ回路３に入力されるが、デコ
ーダ回路としては第２図（ｂｌに示すようなナンド（Ｎ
Ａ、ＮＩ）　’）ゲートとインバータの組合せで構成さ
れ入力信号のすべてが高（ｌ（）レベルのとき活性化す
るタイプあるいは第２図（ｃ）に示すようなＮ０Ｉ（ゲ
ートで構成され入力信号のすべてが低（Ｌ）レベルのと
き活性化するタイプがある。

また、ＡＴＩ）Ｃ４はノードａ１の出力とこのノードか
ら１つのインバータＩＮＶ４を介したノードａ２かも３
つの直列インバータＩＮＶ７ないしＩ　ＮＶ、を経た出
力をそれぞれ入力とするＮ　ＯＴ＋、ゲートＮＯＲ，２
、ノードａ、から３つの直列インバータ■ＮＶ１ｏない
しＩＮＶ、２　を経た出力とノードａ２の出力をそれぞ
れ入力とするＮＯＲゲー）ＮＯＲ３、並びにＮＯＲ２お
よびＮ０Ｉ（、、の出力をそれぞれ入力とするＮＯＲ，
ゲー　トＮ（〕Ｉモ、によって構成されており、このＮ
０ＩＩ、４ゲート出力φえがＡＴＪ）Ｃ出力となってい
る。

第３図はＡＴＤＣ動作時の各ノードの波形変化を示した
タイムチャートである。このとき、チップは選択状態に
なっておりＣＥ大入力Ｌレベルとなっているので、Ｎ０
Ｉ１１ゲートはアドレス入力信号Ａｓに対してインバー
タとして機能する。時刻ｔ□でアドレス人力Ａｉの信号
Ｖ　、ＡｉがＬレベルからＨレベルに立上ったとすれば
、ノードａ１の信号Ｖ　ａ　１はｔｌ　よりわずかに遅
れた時刻１．７でＬレベルかｆ−）　ｉｆレベルに立上
り、ノードａ２のイ＝号Ｖａ　２はＨレベルからＬレベ
ルに立下る。信号Ｖａ　１の立上りはインバータ列ＩＮ
Ｖ、ｏ〜■ＮＶ１２により遅延されてノードａ４の信号
Ｖａ４の立下りとして現われ、信号Ｖａ　２の立下りは
インバータ列ＩＮＶ、〜ＩＮＶ。

により遅延されてノードａ３の信号■ａ３の立上りとし
て現われる。したがって信号Ｖａ１とＶａ３を入力とす
るＮ０Ｉ（、ゲートＮＯＲ□の出力ノードａ、における
信号■ａ５は信牲Ｖａ　１が立上るとともに立下り、信
号Ｖａ　２とＶａ、を入力とするＮ０Ｉｉゲー）　ＮＯ
Ｒ３の出力ノードａ６における信号Ｖａ６はＶａ４が立
下るとと亀に立上る。この結果、信号Ｖａ５とＶａ６を
入力とするＮＯ几ゲー）ＮＯＲ，の出力φＡは一定時間
幅を持つパルスとなり、結局ＡＴｌ）Ｃ出力φ□はアド
レス変化を検出する信号となる。この出力へはビット線
プリチャージ信号φ２．ビット線センス制御信号φ６．
出力バッファ回路制御信号φ０なとの原信号として用い
られる。

第４図はアドレス信号■・Ａｉ、デコーダ出力８ｊ？Ａ
ＴＤＣ出力φい、ビット線プリチャージ信号φ２゜ピッ
ト線センス制御信号φ８．出力バッファ回路制御信号φ
　およびデータ出力信号り。ＴＩＴの関係を示したタイ
ムチャートである。これによれば、アドレスが変化して
ＶＡｉが変化するのとほぼ同時にＡＴＤＣ出力φ出力一
定幅のパルスとなり、これからビット線プリチャージ信
号φ１．ビット線センス制御信号φ８．出力バッファ回
路制御信号φ・０が発生し、それぞれビット線の読出し
準備、読出しデータの増幅、出力データのタイミング調
整の作用を行う。一方、デコーダ出力５ｊ（ｊ＝１，２
・・・２Ｎ＋１とする）は新しいメモリセルを選択する
ものであるから、誤動作を避けるためにはビット線プリ
チャージ信号φ１によりビット線がプリチャージされは
じめてからしばらく後に出力される必要があり、Ｓｊと
φ８および・φ。の関係も一定の時間関係を満足してい
る必要がある。

また、ＩＣ憶装置におけるアドレス選択上の誤動作を避
けるためには、アドレスバッファ回路２の出力を受けた
デコーダ３により複数のワード線あるいはビット線が選
択されるいわゆるマルチアクセスを避けなければならな
い。マルチアクセスの一般的な原因としてアドレスバッ
ファ回路２の出力Ａ↑および身の電圧がある期間共にＨ
レベルとＬレベルの中間のレベルになり、こレカテコー
ダ回路３により同−論理１ノベルとして認識され、複数
のデコーダが同時に活性化されることがあげられる。こ
のような状態は、アドレスの変化が遅いときに起りやす
い。

マルチアクセスを避けるため、従来は、アドレスバッフ
ァ回路２の２つの出力へ↑及び心が同時にデコーダ回路
３を活性化するような中間レベルとなることがないよう
に、アドレスバッファ回路２を構成するインバータ■Ｎ
ｖ２ないしＩＮ’Ｖｏの駆動トランジスタ及び負荷トラ
ンジスタのコンダクタンスを９設定している。この結果
、アドレス入力信号ｖｌＡｉの変化に対してアドレスバ
ッファ回路２の出力Ｖ＋および■ＡＴは第５図のように
なる。

八１すなわちｖＡｉ　がＬレベル（■ｓｓ）から）（レベル
（■ＤＤ）へと変化するに伴い、第２図（ｂ）に示−ｊ
Ｈレベル信号が活性入力信号であるデコーダに対しては
第５図（ａ）に示すように■岩　が１、−＋　Ｌ　−＋
　ＨｌＶＡｉ　が１４→Ｌ→■辻変化し、第２図（Ｃ）
に示すＬレベル信号が活性入力信号であるデコーダに対
しては第５図（ｂ）に示ずようにＶＡｉがＬ　−＋　Ｈ
→Ｈ１ＶＡｆ　が１１→■１→Ｌと変化するようにして
いる。

〔背景技術の問題点〕

ところが、このような対策をとってもなお記憶装置にお
いて誤動作を生じる可能性がある。

例えば、第２図（ａ３に示したアドレスバッファ回路２
及びＡＴＤＣ４が相補形ＭＯ８）ランジスタで構成され
、アドレス人力Ａｉの電圧ＶＡｉ力葡６図のタイムチャ
ートに示すように時刻ｔ３からｔ４にかけてＬレベル（
ｖ８８）からＩＩレベル（■ＤＤ）に非常にゆっくり変
化したとする。ノードａ□の電位レベルはＮＯＲグー）
ＮＯＲ，およびインバータＩＮＶ１を通過することによ
りＶＡｉの変化よりは早く時刻１．／から１４′にかけ
てＬレベルから■（レベルに変化し、ノードａ２の電位
レベルはさらに早く時刻ｔＸからｔ４１１にかけてＨレ
ベルからＬレベルに変化する。このときマルチアクセス
を避けるためには、デコーダが第２図（ｂ）に示すよう
なＨレベル信号が活性入力信号であるとした場合には、
ｖ（１とｖｌａの関係は第５図（ａ）のようになってい
なけりばならない。そこで、このようなＶＡｉ　とｖ・
灯　　との電圧関係を満たすためには、インバータＩＮ
Ｖ、ないしＩ　ＮＶ、の駆動トランジスタと負荷トラン
ジスタのサイズを変えて各トランシスタノコンダクタン
スを変化させることにより、ｖｌＡ？はＶａ２の中心電
圧より高い電圧で、すなわち時刻１３′とｔ４″の中間
時刻１Ｂ　よりも早いｔ６でＨレベルからＬレベルに反
転し、Ｖ／Ａ↑はＶａ　Ｚの中心電圧より高い電圧で、
すなわち時刻ｔ、より遅いｔ７でＬレベルからＨレベル
に反転するように設定する必要がある。

一方、ＡＴＤＣ４は、ノードａ□及びノードａ２の論理
レベルの立上り及び立下りのどちらの変化にも同じよう
に反応しなけ杆ばならないため、インバータＩＮＶ７及
びＩＮＶ１２はｖａｌ及びＶａ　２がそｋぞれ中間電圧
となる時刻ｔ、に反転動作をするように設定されている
。

この結果、ノードａ３のレベルは時刻ｔ、よりもインバ
ータ列Ｉ　ＮＶ、ないしＩＮＶ、により発生する遅延時
間Δｔだけ遅く反転し、ノーＩドａ４　のレベルは時刻
ｔ、よりもインバータ列ＩＮＶ１゜ないしＩＮＶ□２に
より発生する遅延時間へｔ′だけ遅く反転する。そして
、ノードａｌｓのレベルは、ノードａ□とノードａ３の
ＮＯＲ２によるＮＯＲゲート出力として時刻ｔｓでＨレ
ベルからＬレベルに反転し、ノードａ６のレベルはノー
ドａ２とノードａ４のレベルのＮＯＲ，によるＮＯＲ出
力として時刻ｔ、より△ｔ　’　タｋｆ遅い時刻にＬレ
ベルから■（レベルに反転し、最終的にＡＴＤＣ出力φ
えはノードａ５　とノードａ６のレベルのＮ０Ｒ４によ
るＮＯＲゲート出力として時刻ｔ６でＬレベルからＨレ
ベルに反転し、△ｔ′後に貴びＬレベルに反転するよう
なパルスが得られる。

一方、アドレスバッファ回路２の出力Ａ↑及びＡ↑によ
りデコーダ出力８ｊが活性化するのは時刻ｔ７になって
からであるから、第７図に示すようにこのときには既に
ＡＴＩ）Ｃ出力ダ、はＬレベルに戻っており、９１Ａか
ら発生したビット線プリチャージ信号り２．ビット線セ
ンス制御信号Ｏｓ、出力バッファ回路制御信号ｄＩｏの
一連の内部制御信号は動作途中の状態にあるかもしくは
動作を終了してし畦っている。この結果、目的とするア
ドレスよりも前のアドレスの記憶セル内容が有効データ
として呼出されたり、逆に新たに選ばれた記憶セル内に
昼前のビット線データが書込まれたりする誤動作を生じ
る。

以上述べたように、マルチアクセスを避けるためにアド
レスバッファ回路内のインバータの反転レベルを変更す
ることは、アドレス入力信号の変化が緩慢なときにはＡ
ＴＤＣ出力ψえ及びこれから発生する記憶装置の内部制
御信号よりも記憶セル選択信号がはるかに遅く出力され
、これらに要求される相対的時間関係がくずれて誤動作
を生じるという問題がある。

〔発明の目的〕そこで本発明は、アドレス入力信号の変化が緩慢であっ
ても、読出し時に誤動作のない記憶装置を提供すること
を目的とする。

仁発明の概要〕本発明は、デコーダ入力であるアドレスバッファ回路の
互いに逆論理の２つの出方信号をＡＴＤＣの入力とする
ことにより、ＡＴＤＣの出力パルスＯＡの持続期間がデ
コーダの選択期間より早く終らならないようにするもの
である。

〔発明の実施例〕

以下、第８図ないし第１５図に従って本発明のいくつか
の実施例につき説明する。

第８図は、本発明の一実施例を示した回路図であって、
この回路構成において、第２図に示した従来例と異なる
のはＡＴＤＣの入力をアドレスバッファ回路内のノード
ａ１及びノードａ２から取り出すのではなく、アドレス
バッファ回路出カＡ季凰及び！串が現われるインバーターＮＶｓ及びＩ　ＮＶ６
の出力ノードから取り出している点である。

この回路の動作は第９図及び第１０図のタイムチャート
に示されている。第９図は入力アドレス信号ＡＩの変化
が速い場合であって、入力アドレス信号ＡＩの変化はノ
ードａ１におけるレベルＶａ□の変化となり、これがイ
ンバーターＮＹ　−Ｉ’ＮＶ６により互いに逆論理のア
ドレスバッファ回路出力Ａ↑及びｉ↑になる。Ｃの２つ
の出力はＡＴＤＣの入力信）となっているため、ＶＡｉ
が立上った場合には、ｖノ訂が立上ったことにょるノー
ドａ、のｖへｔｖＶａ、の立下り、及びインバータ列Ｉ
ＮＶ、ｏ〜Ｉ　ＮＶ１２による一定の遅延時間後に現わ
れるノードａ４　のレベルＶａ４の立下りとそれＫより
起こる４−ドａ６のレベルＶａ　ｓの立上りにより、ノ
ードａ６とノードａ６が共・に山レベルにある間だけＡ
ＴＤＣ出力ＯＡがＨレベルとなる。同様に、Ｖ％ｉが立
下った場合にはｖ、テ↑　が立上ったことにより生ずる
ノードａ６のレベルＶａ６の立下り及びノードａ５のレ
ベルＶａ、の一定遅延時間後の立上りによりノードａ、
とノードａ６が共にＬレベルにある間だけＡＴＤＣ出カ
φ、はＨレベルとなる。

第１０図はアドレス入力信号膿の変化が緩慢な場合であ
って、第９図の場合とは異な９ノードａ□でのレベルＶ
ａ□の変化は緩慢となる。このとき、インバータＩ　Ｎ
Ｖ２ないしＩＮＶ、はデコーダでのマルチアクセスを避
けるためにアドレスバッファ回路出力Ｖ！倉　　が先に
立下りその後Ｖ・入↑が立上るように各インバータの動
作は設定されている。

ｖｌＡ↑の立下りはノードａ３のレベル■ａ８ノ立上り
及びノードａ　のレベルＶａ、の立下りを生じ、ｙ、４
　　の立上りはノードａ　のレベルＶａｔの立下Ａｌ　
　　　　　　　　　　　　　　　　　４り及びノードａ
　のレベルＶａ、の立上りを生ずる。

そして、ＮＯＲゲートＮＯＲ，によりノードａ５　とノ
ードａ６が共にＬレベルにある間だけＡＴＤＣ出カグ　
がＨレベルとなる。同様に、アドレス入カ信号Ａｉがゆ
っくりと下降した場合には、ｖｘ↑が立下ったことによ
り生ずるノードａ６のレベルＶａ、の立下り及びＶ、入
↑　が立上ったことにより生ずるノードａ５のレベルＶ
ａ、の立上りによす、ノードａ６　とノードａ、が共に
Ｌレベルにある間だけＡＴＩ）Ｃ出力φ　はＨレベルと
なる。したがって、ムＡＴＤＣ出力φ出力子ドレス変化に応じて一定時間幅ノ
ハルスとなり、しかもそのパルスは、デコーダ入力とな
るアドレスバッファ回路の２つの出力Ａ↑及び八↑のい
ずれが一方がデコーダを活性化するＨレベルになった後
まで必ず持続される。

第１１図は第８図におけるＡＴＤＣの構成中ＮＯＲゲー
）ＮＯＲ，及びＮＯＲ，をそれぞれＮＡＮＤゲートＮＡ
Ｎゴ及びＮＡＮＤ、に換え、Ｎ０ＩＩ、ゲートＮ０Ｒ４
をＮＡＮＤゲートＮＡＮＤ８及びインバーターＮＶ１３
に代えた回路構成を有し、動作は第８図におけるＮＯＲ
動作をＮＡＮＤ動作に論理変更したものである。

第１２図は、デプレッション形ＭＯ８）ランジスタＱＤ
を負荷トランジスタとし、駆動用トランジスタとして２
つのエンハンスメント形ＭＯＳトランジスタＱｇ□及び
Ｑｍ２を直列接続したＮＡＮＤゲートの出力ノードと２
つのエンハンスメント形ＭＯ８）ランジスタＱｍ３及び
Ｑｍ４を直列接続したＮＡＮＩ）ゲートの出力ノードな
並列接続したものにインバータＩＮＶ１８を付加した回
路構成を有しＱｍ、はＡ↑を、Ｑｔ、は１のインバータ
ーＮＶ７〜ＩＮＶ。による遅牢延信号を、ＱＩ！３はＡ、を、（Ｊｃ、はＡ↑のインバ
ータＩＮＶ□。〜工ＮＶ１２による遅延信号をそれぞれ
入力としている。この構成ではＮＡＮＤゲートが第１１
図の場合より１つ少ない点と出力φ□のパルス幅をイン
バータＩ　ＮＶ、〜ＩＮＶ１２の特性だけでなく負荷ト
ランジスタＱＤのコンダクタンスを変えることにより変
更することができる点に特徴を有する。

第１３図は第１２図の構成を２組用いた回路であり、２
組のアドレスバッファ回路出力Ａ↑、Ａ↑及びＡ＋　　
　Ａ串　をＮＡＮＤゲートＮＡＮＤ□　ないし１＋１　
、　　　Ｉ＋１ＮＡＮＤ４とインバータ■Ｎｖ２６　ないしＩＮｖ２ｇ
を用人Ｔ＋１、Ａ↑・Ａ↑＋１　を出力する！第１４図
は、これまでのインバータによる遅延の代りに相補形Ｍ
Ｏ８（Ｃ−ＭＯＳ）インバータＣＩＮＶ□。

及びＣＩＮＶ□□により構成されるフリップフロップ回
路に蓄積された過去のアドレス信号情報を用いて出力を
発生するＡＴＤＣに本発明を応用したものであり、回路
全体はｃ−Ｍｏｓ　構成としたものである。

この回路の動作は第１５図のタイムチャートに示されて
おり、アドレス入力信号ＶＡ、　　が立上りアドレスバ
ッファ回路出力ｖＡ１がＬレベルからＨレベルへと立上
るとＮチャネルＭＯＳ）ランジスタＱＮ□及びＱＮ２が
共に導通状態となるから、ノードａ　のレベルＶ　ａ　
４はＰチャネルＭＯ８）ランジスりＱｐｌが常時導通状
態であるためある種度の時間はかかりかつ完全には接地
電位とはならないものの接地電位近くまで下降し、イン
バータＣＩＮ■８によりＡＴＤＣ出力φ□はＩ（レベル
となる。ところで、このφえ出力はＡ’Ｌ’ＤＣの入力
転送用ＮチャネルＭＯ８）ランジスタＱＮのゲートに入
力され、またインバータＣＩ　ＮＶ、により反転された
ノードａ。

における信号Ｖａ、が同じ（ＡＴＤＣの入力転送用Ｐチ
ャネルＭＯ８）ランジスタＱｐのゲートに加えられるか
ら、並列接続されたＱＮ及びＱｐはＡＴＤＣ出力φ１が
Ｈレベルとなっている間だけ共に導通状態となる。この
結果、アドレスバッファ回路出力へ↑の電位情報がＣ−
ＭＯＳインバータＣＩＮＶ□。

とＣＩＮＶ□１により構成されたフリップフロップ回路
を反転させ、ノードａ、のレベルＶ　ａ　２は低下しＮ
チャネルＭＯＳ）ランジスタＱＮ、は遮断状態となるた
め、ノードａ４のレベルＶａ４は負荷トランジスタＱｐ
□により再び引き上げられ、φ、はＬレベルとなりＱＮ
とＱｐにより構成された転送ゲートは遮断状態となる。

このとき、ＣＭＯＳインバータＣ，ＩＮＶ□。とＣＩＮ
Ｖ、１により構成されたフリップフロップ回路には、Ａ
Ｉ傷信号変化した後の電位情報が記憶されることになる
。同様に、アドレス入力信号Ｖａｉが立下った場合には
、アドレスバッファ回路出力ｖｒ”、ｆが立上ってＱＮ
３が導通状態となることと、これによりフリップフロッ
プ回路の内容が変化することに伴うノードａ３のレベル
Ｖａ３の立下りによってＱＮ４が遮断状態になるという
一連の動作圧よりＡＴＤＣ出力φ１Ａが出力される。

なお、第１１図ないし第１４図に示した実施例における
ＡＴＤＣでは−えの出力段にはインバータエＮＶ１３あ
るいはＣＩＮＶ８が用いられているが、チップが選択さ
れないときには出力パルスφ′えを絶対に出さないよう
に一方入力と出力は上記インバータと同じ接続で他方入
力にＣＥ信号が接続された２人力ＮＯＲゲートを用いて
もよい。これにより、チップが非選択状態のときに電源
ノイズなどによりＡＴＤＣが動作してそれによって内部
回路が動作しメモリセル内の記憶情報が破壊されるとい
う誤動作を避けることができる。

以上の実施例におけるＡＴＤＣにはいくつかの論理ゲー
トが使用されているが、本発明はこれらに限定されるも
のではなく互いに逆論理のアドレスバッファ回路出力を
利用して一定間隔のパルスを出力できるものであれば他
の回路形式のものでもよい。

また、本発明はＭＯＳ）ランジスタを使用したＡＴＤＣ
を用いて構成した場合、インバータや論理ケートは駆動
トランジスタとしてエンハンスメント形ＭＯ８）ランジ
スタを用い、負荷用ＭＯ８）ランジスタとして駆動用Ｍ
Ｏ８）ランジスタと同一の導電型のデプレッション形Ｍ
、Ｏ８）ランジスタを用いるいわゆるＥ／Ｄ形回路構成
に限られるものではなく、駆動用ＭＯ８）ランジスタと
負荷用ＭＯ８）ランジスタとが互いに逆導電型である２
種類のエンハンスメント形ＭＯ８）ランジスタを用いる
いわゆるＣ−ＭＯＳ（相補形ＭＯ８）回路構成とするこ
ともテキル。さらにＭＯＳ）ランジスタだけでなく接合
型電界効果トランジスタを使用することもできる。

〔発明の効果〕

ＡＴＤＣの入力信号としてアドレスバッファ回路の出力
信号を用いる本発明にかかる記憶装置を用いれば、アド
レスバッファ回路の出力信号がＡＴＤＣの出力信号を発
生させることになるので、アドレス入力信号の変化が緩
慢であってもＡＴＤＣ出力がデコーダ入力となるアドレ
スバッファ回路出力よりも早く出力し終えてしまうこと
はなく、デコーダによる記憶セルの選択信号とＡＴＤＣ
出力による内部制御信号との相対的な時間関係が保たれ
ることにより誤動作のない読出しを行うことができると
いう顕著な効果を有するものである。

【図面の簡単な説明】

第１図は一般的なスタティック形記憶装置内の動作の流
れを示す装置構成図、第２図は従来のアドレスバッファ
回路、ＡＴＤＣ，デコーダ回路の構成及び接続を示す回
路図、第３図は従来−のＡＴＤＣの動作を示すタイムチ
ャート、第４図は正常な読出しが行われる場合のスタテ
ィック形記憶装置内の内部制御信号の関係を示すタイム
チャート、第５図はマルチアクセスを避けるだめのアド
レスバッファ回路の動作を示す入出力特性図、第６図は
アドレス入力が緩慢に変化した場合のＡＴＤＣの動作を
示すタイムチャート、ｆｓ７図はアドレス入力信号が緩
慢に変化した場合のスタティック形記憶装置内の内部制
御信号の関係を示すタイムチャート、第８図は本発明の
一実施例であるアドレスバッファ回路及びインバータ列
とＮＯＲゲートで構成したＡＴＤＣ示す回路図、第９図
はアドレス人力信号の変化が速い場合の第８図の回路の
動作を示すタイムチャート、第１０図はアドレス入力信
号の変化が緩慢である場合の第８図の回路の動作を示す
タイムチャート、第１１図はインバータ列とＮＡＮＤゲ
ートで構成したＡＴＤＣに本発明を適用した実施例を示
す回路図、第１２図はＮＡＮＤゲートをＥ／Ｄ型トラン
ジスタで構成した実施例を示す回路図、第１３図は第１
２図の回路形式を２組のアドレス入力信号系について合
成した場合の実施例を示す回路図、第１４図はインバー
タによる遅延の代りにフリップフロップ回路を使用した
ＡＴＤＣＫ本発明を適用した実施例を示す回路図、第１
５図は第１４図の回路の動作を示すタイムチャートであ
る。１・・・チップコントロール回路、２・・・アドレスバ
ッファ回路、３・・・デコーダ回路、４・・・アドレス
トランジションディテクタ回路、５・・・プリチャージ
信号発生回路、５′・・・プリチャージ回路、６・・・
セルアレイ、ＡＩ・・・アドレス入力信号、八↑・・・
デコーダ入力、Ｓｊ・・・デコーダ出力、６・・・アド
レストランジションディテクタ回路出力、・φ、・・・
ビット線プリチャージ信号−ｄＢ・・・ビット線センス
制御信号、φ。・・・出力バッファ回路制御信号、（Ｊ
・・・チップ選択信号、ＣＥ・・・チップ選択の内部信
号、Ｗ／Ｒ，・・・書込み／読出し選択信号、Ｗ／Ｒ，
・・・書込み／読出し選択の内部信号、ＯＥ・・・出カ
ニネーブル信号、ＮＯＲ□〜Ｎ０Ｒ４・・・ＮＯＩもゲ
ート、ＮＡＮＤ□〜ＮＡＮＤ　４・・・ＮＡＮＤゲート
、ＩＮＶ□〜ＩＮＶ２９−４　ンハ−１、′Ｑｌ、３．
〜ＱＥ８・・・エンハンスメン）形ＭＯ８）ランジスタ
、ＱＤ・・・デプレッション形ＭＯ８）ランジスタ、Ｑ
Ｎ＊ＱＮｌ〜ＱＮ、・・・ＮチャネルＭＯ８）ランジス
タ、ＱＰｔＱＰｌ　・・・ＰチャネルＭＯ８）ランジス
タ、ＣＩＮＶ１〜ＣＩＮＶ、１・・・相補形ＭＯ８イン
バータ、ＣＮ０Ｒ１・・・相補形ＮＯＲゲート。出願人代理人　　猪　　股　　　　清帛２図、４＝　１．２．−−−−−　、２”’ｊ　＝　１．２
．−−−−．２“１を帛８図苓１５図 □ｔ

Claims

【特許請求の範囲】１、記憶セルを選択するデコーダ回路の入力信号となる
前記記憶セルを指定する互いに逆論理の第１及び第２の
信号を出方するアドレスバッファ回路と、前記第１及び第２の信号を入力とじ、前記第１及び第２
の信号の変化を検知して微小時間持続するパルス状出力
を発生するアドレストランジションディテクタ回路とを具備したことを特徴とする記憶装置。２、アドレストランジションディテクタ回路が、前記第
１の信号及び前記第２の信号に所定数のインバータを介
して発生した信号を入力とする第１の論理ゲートと、前
記第２の信号及び前記第１の信号に前記インバータと同
数のイ′／バークを介して発生した信号を入力とする第
２の論理ゲートと、前記第１及び第２の論理ゲートの出
力信号をそれぞれ入力とする第３の論理ゲートとにより
構成された特許請求の範囲第１項記載の記憶装置。３、アドレストランジションディテクタ回路が、前記第
１の信号及び該第１の信号に奇数個のインバータを介し
て発生したこれと逆論理の信号をそれぞれゲート入力と
Ｌ７一端を一方電源に接′続した直列接続された第１組
の２つの電界効果トランジスタと、前記第２の信号及び
該第２の信号に奇数個のインバータを介して発生したこ
れと逆論理の信号をそれぞれゲート入力とし一端を一方
電源に接続した直列接続された第２組の２つの電界効果
トランジスタと、前記第１組及び第２組の電界効果トラ
ンジスタの共通接続点と他方電源との間に挿入された負
荷用電界効果トランジスタと、前記共通接続点に入力が
接続されたインバータあるいは論理ゲートとにより構成
された特許請求の範囲第１項記載の記憶装置。４７ドレストランジシヨンデイテクタ回路が、フリップ
フロップ回路と、前記第１の信号及び前記フリップフロ
ップ回路の出力信号をそれぞれゲート入力とし一端を一
方電源に接続した直列接続された第１組の２つの電界効
果トランジスタと、第２の信号及び前記フリップフロッ
プ回路出力と逆論理の信号をそれぞれゲート入力とし一
端を一方電源に接続した直列接続された第２組の２つの
電界効果トランジスタと、前記第１組及び第２組の電界
効果トランジスタの共通接続点と他方電源との間に挿入
された負荷用事１界効呆トランジスタと、前記共通接続
点に入力が接続されたインバータ列あるいは論理ゲート
列により発生した互いに逆論理の信号をゲート入力とし
前記第１の信号を共通ソース入力とし共通ドレイン出力
がフリップフロップ回路に接続された互いに逆導電型の
２つの電界効果トランジスタとにより構成された特許請
求の範囲第１項記載の記憶装置。