JPS62275385A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、たと
えば、ＡＴＤ　（アドレス信号変化検出）回路を有する
ダイナミック型ＲＡ　Ｍ等の半導体集積回路装置に利用
して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおける動作モードの１つとして
、ワード線を選択状態にしておいて、カラムアドレスの
切り換えによって、上記ワード線に結合されたメモリセ
ルの記憶情報をシリアルに出力させるという、いわゆる
スタティックカラムモードがある。このようなスタティ
ックカラムモードでは、カラムアドレスの変化毎にデー
タ神の切り換え動作のためにタイミング信号を発生させ
ることが必要とされる。このため、アドレス信号の変化
検出回路が設けられる。このようなアドレス信号の変化
検出回路として、たとえば、アドレス信号とその遅延信
号を排他的論理和回路に供給して、アドレス信号の変化
毎に１シヨツトのアドレス信号変化検出信号を形成する
ものが公知である。このようなアドレス信号変化検出回
路を内蔵する半導体メモリが、例えば特開昭５９−４５
６８５号公報に記載されている。

〔発明が解決しようとする問題点〕

上記のようなアドレス信号変化検出回路においては、遅
延回路と複数のゲート回路からなる排他的論理和回路を
必要とするので、回路素子数が多くなってしまうという
問題を有する。

この発明の目的は、簡単な回路構成の信号変化検出回路
を備えた半導体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、入力信号およびその反転信号からなる相補的
な入力信号に対応して、それぞれの入力信号およびその
反転信号によってオン状態とされる第１のＭＯＳ　Ｆ　
ＥＴと、それぞれの入力信号およびその反転信号に対す
る反転遅延信号によってオン状態とされる第２のＭＯＳ
　Ｆ　ＥＴとがそれぞれ直列形態とされる単位回路を並
列接続し、いずれかの直列回路における第１、第２のＭ
ＯＳ　Ｆ　ＥＴのオン状態により、信号変化検出信号を
得るようにするものである。

（作　　用〕 上記した手段によれば、２つの直列ＭＯ３ＦＥＴと、反
転遅延信号を形成する遅延回路によって・簡単な回路構
成の信号変化検出回路を実現できるものである。

〔実施例〕

第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路素子は、公知のＣＭＯ５（相補型ＭＯ５）’Ａ積回路
の製造技術によって、単結晶シリコンのような１個の半
導体基板上において形成される。以下の説明において、
特に説明しない場合、ＭＯＳ　Ｆ　ＥＴ　（絶縁ゲート
型電界効果トランジスタ）はＮチャンネルＭＯＳＦＥＴ
である。

また、同図において、チャンネル（バックゲート）部に
矢印が付加されたＭ　ＯＳ　Ｆ　Ｅ　ＴはＰチャンネル
型であり、矢印の付加されないＮチャンネルＭＯＳＦＥ
Ｔと区別される。

特に制限されないが、巣槓回路は、単結晶Ｐ型シリコン
からなる半導体基板上に形成される。ＮチャンネルＭＯ
ＳＦＥＴは、このような半導体基板表面に形成されたソ
ース領域、ドレイン領域およびソース領域とドレイン領
域との間の半導体基板表面に薄い厚さのゲート絶縁膜を
介して形成されたポリシリコンからなるようなゲート電
極から構成される。ＰチャンネルＭＯＳＦＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。これによって、半導体基板は、その上に形成された
複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳＦＥＴの基板ゲートを構成する。Ｐチャ
ンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領
域は、電源電圧Ｖｃｃに結合される。、ＮチャンネルＭ
Ｏ３ＦＥ１゛の基板ゲートすなわち半導体基板は、チッ
プ内部で発生される負の基板バイアス電位あるいは回路
の接地電位に結合される。

この実施例のダイナミック型ＲＡＭは、Ｘアドレス信号
とＹアドレス信号がマルチプレックス方式によって同一
の外部端子を介して供給される。

また、自動リフレッシュ機能を有するとともに、−回の
メモリアクセス期間内にアドレス信号を変化させること
で、連続読み出しあるいは書き込み動作を行う機能を有
する。このため、自動リフレッシュ動作モードにおいて
、リフレッシュするワード線を指定するためのリフレッ
シュアドレスカウンタＲＥＦＣと、このリフレッシュア
ドレスカウンタＲＥＦＣにより形成されるロウアドレス
信号と外部から供給されるロウアドレス信号とを切り換
え選択するためのマルチプレックサＭＰＸおよび外部か
ら供給されるアドレス信号のレベル変化を検出するため
のＡ　′ｒ　０回路が設けられる。

メモリアレイＭ−ＡＲＹは２交点方式とされ、第２図の
水平方向に配置されるｎ組の相補データ線ＤＯ・ｌ）Ｏ
〜Ｄｎ−Ｄｎと、垂直方向に配置されるｍ本のワード線
およびこれらの相補データ線とワード線の交点に結合さ
れるｍ　ｘ　ｎ　個のメモリセルによって構成される。

それぞれのデータ線には、相補データ線Ｄｏ−Ｄｏに代
表して示されるように、アドレス選択用ＭＯ３ＦＥＴＱ
ｍと情報記憶用キャパシタＣｓとから成るｍ（ｉｉのメ
モリセルが、所定の規則性をもって結合される。

各相補データ線ＤＯ・「了〜Ｄｎ−Ｄｎの間には、ＭＯ
３ＦＥＴＱ？およびＱ８に代表されるスイッチＭＯＳ　
Ｆ　ＥＴから成るプリチャージ回路ＰＣが設けられる。

これらのスイッチＭＯ３ＦＥＴのゲートは共通接続され
、後述するタイミング制御回路１゛Ｃから、ダイナミッ
ク型ＲＡＭが非動作状態の時にハイレベルとされ、動作
状態においてロウレベルとされるタイミング信号φｐｃ
が供給される。これにより、タイミング信号φｐｃがハ
イレベルとされるダイナミック型ＲＡＭの非動作状態に
おいて、スイッチＭＯ５ＦＥＴＱ７〜Ｑ８はオン状態と
なり、相補データ線の両信号線は短絡されて同じような
中間レベルとされる。このため、読み出し動作が高速化
される。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯ５ＦＥＴＱ３．Ｑ４およびＮチャンネルＭＯ３ＦＥ
ＴＱ５．Ｑ６とからなるＣＭＯＳランチ回路で構成され
、その一対の入出力ノードが上記相補データ線ＤＯ・Ｄ
Ｏに結合されている。

また、上記ラッチ回路には、特に制限されないが、並列
形態のＰチー１−７ネルＭＯ３ＦＥＴＱ１．Ｑ２を通し
てＶ％！＃奄圧Ｖｃｃが供給され、並列形態のＮナヤン
ネルＭＯ３ＦＥ’Ｉ’ＱＩ　３．Ｑｌ　４を通して回路
の接地電圧が供給される。これらのパワースイッチＭＯ
５ＦＥＴＱ１．Ｑ２およびＭＯ５ＦＥ’ｒＱ１３．Ｑｌ
４は、同じメモリマント内の他の同様な行に設けられた
ランチ回路に対して共通に用いられる。言い換えるなら
ば、同じメモリマント内のラッチ回路におけるＰチャン
ネルＭＯ５ＦＥＴとＮチャンネルＭＯ５ＦＥＴとはそれ
ぞれそのソースが共通接続される。

上記ＭＯ３ＦＥＴＱＩ、Ｑ１３のゲートには、センスア
ンプＳＡを活性化させるための相補タイミング信号φｐ
ａｌ　、　　φｐａｌが印加され、ＭＯ５ＦＥＴＱ２．
Ｑｌ４のゲートには、上記タイミング信号φｐａｌ　、
　　φｐａｌよりやや遅れて形成される相補タイミング
信号φｐａ２　＋　　φρａ２が印加される。

これにより、センスアンプＳＡの動作は２段階に行われ
る。すなわち、タイミング信号φｐａｌ＋φｐａｌが形
成される第１段階において、比較的小さいコンダクタン
スを持つＭＯ３ＦＥＴＱＩおよびＱｌ３による電流制限
作用によってメモリセルからの一対のデータ線間に与え
られた微小読み出し電圧は、不所望なレベル変動を受け
ることな（増幅される。上記センスアンプＳＡの増幅動
作によって相補データ線の電位差が大きくされた後、タ
イミング信号φｐａ２．φｐａ２が形成される第２段階
に入ると、比較的大きなコンダクタンスを持っＭＯＳＦ
ＥＴＱ２．Ｑｌ４がオン状態にされる。センスアンプＳ
Ａの増幅動作は、ＭＯ５ＦＥＴＱ２゜Ｑｌ４がオン状態
にされることによって速くされる。このように２段階に
分けて、センスアンプＳＡの増幅動作を行わせることに
よって、相補データ線の不所望なレベル変化を防止しつ
つ、データの高速読み出しを行うことができる。

相補データ線は、上記センスアンプＳＡの反対側におい
て、カラムスイッチＣ８Ｗを構成するスイッチＭＯＳ　
Ｆ　ＥＴに結合される。カラムスイ。

チＣＳＷは、代表として示されるＭＯ５ＦＥＴＱ９、Ｑ
ＩＯおよびＱｌｌ、Ｑｌ２のようなｎ組のスイッチＭ　
ＯＳ　Ｆ’　Ｅ　Ｔ’により構成され、指定された相補
データ線と共通相補データ線ＣＤ−σ万を選択的に結合
させる。これらのスイッチＭＯ５ＦＥＴＱ９．Ｑｌ　０
−Ｑｌ　１．Ｑｌ　２のゲートには、カラムデコーダＣ
ＤＣＨによって形成されるデータ線選択信号ＹＯ〜Ｙｎ
が供給される。

一方、メモリアレイＭ−ＡＲＹの同じ列に配置されるメ
モリセルのアドレス選択用ＭＯ５ＦＥＴＱｍのゲートは
、対応するワード線ＷＯ〜Ｗｎに結合される。これらの
ワード線は、ロウアドレスデコーダによって選択指定さ
れる。

ロウアドレスバッファＲＡＤＢは、アドレス信号入力端
子ＡＯ〜Ａｉを介してロウアドレスストローブ信号ＲＡ
Ｓの立ち下がりに同期して供給されるＸアドレス信号Ａ
ＸＯ〜ＡＸｉを受け、これらの外部アドレス信号と同相
の内部アドレス信号ａｏ−ａｉと逆相の内部アドレス信
号ａＯ〜ａｉから成る相補内部アドレス信号（以下、こ
れらを合わせてａＱｘａｉとして表す）を形成する。こ
れらの内部相補アドレス信号は、マルチプレクサＭＰＸ
の一方の入力信号として供給される。

マルチプレクサＭＰＸには、もう一方の入力信号として
、自動リフレッシュ動作モードにおいてリフレッシュす
るワード線を指定するため、リフレッシュアドレスカウ
ンタＲＥＦＣからりフレフシエアドレス信号が供給され
る。また、マルチプレクサＭＰＸには、その切り換え信
号として、自動リフレッシェ動作モードにおいてハイレ
ベルとされるタイミング信号φｒｅｆがタイミング制御
回路ＴＣから供給される。マルチプレクサＭＰＸは、タ
イミング信号φｒｅｆがロウレベルとされる通常の読み
出しあるいは書き込み動作モードにおいて、ロウアドレ
スバッファＲＡＤＢから供給される内部相補アドレス信
号上０ｘａｉを選択し、内部アドレス信号ａｘＱ〜ａｘ
ｉとして、ロウアドレスデコーダに伝達する。また、タ
イミング信号φｒｅｆがハイレベルとされる自動リフレ
ッシェ動作モードにおいて、リフレッシエアドレスカウ
ンタＲＥＦＣから供給されるリフレッシュアドレス信号
を選択し、同様にロウアドレスデコーダに伝達する。

特に制限されないが、ロウアドレスデコーダは２段構造
とされ、プリデコーダＲＤＣＲ１と２次デコーダＲＤＣ
Ｒ２との組み合わせによって構成される。プリデコーダ
ＲＤｔＲ１は、下位２ビツトの相補内部アドレス信号ａ
ＸＯおよびａｘｌをデコードして、ワード線選択タイミ
ング信号φＸに同期した４通りのワード線選択タイミン
グ信号φｘ００ないしφｘｌｌ　　（図示されない）を
形成する。

これらのワード線選択タイミング信号は、下位２ビツト
を除く内部Ｘアドレス信号ａｘ２〜ａｘｉをデコードす
る二次デコーダＤＣＲ２によって形成される共通選択信
号と組み合わされることによって、Ｘアドレス信号ＡＸ
Ｏ−ＡＸｉに指定される一つのワード線を選択するため
のワード線選択信号（ＷＯ〜Ｗ　ｍ　）とされる、この
ように、ロウアドレスデコーダをプリデコーダＲＤＣＲ
１と二次デコーダＲＤＣＲ２による２段構造とすること
によって、ロウデコーダＲＤＣＲ２のピッチ（間隔）と
ワード線のピンチとを合わせることができ、半導体基板
上の空間を有効に活かすことができるものである。

カラムアドレスバッファＹＡＤＢは、アドレス信号入力
端子ＡＯ〜Ａｉを介して、カラムアドレスストローブ信
号ＣＡＳの立ち下がりに同期して供給されるＹアドレス
信号ＡＹＯ〜ＡＹｊを受け、これらの外部アドレス信号
と同相の内部アドレス信号ａｙｏ〜ａｙｊと逆相のアド
レス信号ａｙＯ〜ａｙｊ（以下、これらを合わせてａｙ
Ｑ〜！ｙｊのように表す）から成る相補内部アドレス信
号ａｙＯ〜ａｙｊを形成する。相補内部アドレス信％ａ
ｙＯ〜ａｙＪは、カラムアドレスデコーダＣＤＣＨに供
給されるとともに、アドレス信号変化検出回路Ａ　’ｒ
　Ｄに供給される。

カラムアドレスデコーダＣＤＣＲは、上記力ラムアドレ
スバッフ７ＣＡＤＢから供給される相補内部アドレス信
号ａｙＱ〜ａｙｉをデコードし、タイミング制御回路Ｔ
Ｃから供給されるデータ線選択タイミング信号φｙに同
期したデータ線選択信号ＹＯ〜Ｙｎを形成し、カラムス
イッチＣ８Ｗに供給する。

上記共通相補データ線ＣＤ−ＣＤ間には、上記プリチャ
ージ回路ＰＣと同様なプリチャージＭＯ３ＦＥＴＱ１５
が設けられる。また、この共通相補データ線ＣＤ　−Ｃ
Ｄには、上記センスアンプＳＡと同様な回路構成のメイ
ンアンプＭＡの一対の入出力ノードが結合されるととも
に、データ入力バッファＤＩＢの出力端子が結合される
。メインアンプＭＡの出力端子は、データ出力バッファ
ＤＯＢの入力端子に結合される。

ダイナミック型ＲＡＭが読み出し動作モードであれば、
データ出力バッファＤＯＢは、タイミング信号φｒによ
って動作状態にされ、上記メインアンプＭＡの出力信号
を増幅してデータ入出力端子Ｄｏから送出する。ダイナ
ミック型ＲＡＭの非動作状態あるいは書込み動作モード
においては、データ出力バッファＤＯＢの出力はハイイ
ンピーダンス状態とされる。

ダイナミック型ＲＡＭが書込み動作モードであれば、デ
ータ入力バッファＤＩＢは、タイミング信号φＷによっ
て動作状態にされ・入力端子Ｄｉから供給される書き込
みデータに従った相補書込み信号を形成し、上記共通相
補データ線ＣＤ−で万に供給する。ダイナミック型ＲＡ
Ｍの非動作状態あるいは読み出し動作モードにおいては
、データ入力バッファＤＩＢの出力はハイインピーダン
ス状態とされる。

アドレス信号変化検出回路ＡＴＤは、相補内部アドレス
信号ａｙｏ〜土ｙｊを受け、その信号変化を検出する。

これらのアドレス信号のうち、少なくとも一つのアドレ
ス信号が、ロウレベルからハイレベルへあるいはハイレ
ベルからロウレベルへのレベル反転を生じると、アドレ
ス信号変化検出信号φａｔｄをロウレベルとし、タイミ
ング制御回路ＴＣに伝える。。

リフレッシエアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレ７シェ動作モードにおいて動作
し、タイミング制御回路ＴＣから供給されるタイミング
信号φＣを計数して、リフレツシユするワード線を指定
するためのりフレンシュアドレス信号を形成し、マルチ
プレクサＭＰＸに供給する。

タイミング制御回路ＴＣは、外部から供給されるロウア
ドレスストローブ信号ＲＡＳ、カラムアドレスストロー
ブ信号ＣＡＳおよびライトイネーブル信号Ｗ下とアドレ
ス信号変化検出回路ＡＴＤによって形成されるアドレス
信号変化検出信号１ゴとを受けて、上記各種のタイミン
グ信号を形成し、各回路に供給する。

ｍ１図には、上記アドレス信号変化検出回路Ａ′ｒＤの
一実施例の回路図が示されている。この実施例では、そ
の回路素子数を削減するため、各アドレス信号およびそ
の反転信号に対応して設けられる二つのＭＯＳＦＥＴと
一つの反転遅延回路によって単位回路を構成している。

すなわち、アドレス信号変化検出回路Ａ　’Ｉ’　Ｄの
単位回路ＩＪ　Ａ　ＴＤＯ〜ＵＡＴＤｊは、相補内部ア
ドレス信号ａｙＱおよびａｙｏに対して設けられる単位
回路ＵＡＴＤＯに代表されるように、出力ノードｎｏと
回路の接地電位との間に設けられる直列形態のＮチャン
ネルＭＯ５ＦＥＴＱＡ４．ＱＡ５およびＱＡ６゜ＱＡ７
と、反転遅延回路ＤＮ２およびＤＮ３により構成される
。ＭＯ３ＦＥＴＱＡ４およびＱＡ６のドレインは共通接
続され、単位回路ＬＪＡＴＤ　Ｏの出力端子φＵａＯと
して出力ノードｎｏに結合される。ＭＯ３ＦＥＴＱＡ４
のゲートおよび反転遅延回路ＤＮ２の入力端子には、非
反転内部アドレス信号ａｙｏが供給され、ＭＯ５ＦＥＴ
ＱＡ５のゲートには、反転遅延回路ＤＮ２の出力信号５
了が供給される。同様に、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
Ａ　６のゲートおよび反転遅延回路ＤＮ３の入力端子に
は、反転内部アドレス信号ａｙＯが供給され、ＭＯ５Ｆ
ＥＴＱＡ７のゲートには、反転遅延回路ＤＮ３の出力信
号が供給される。ＭＯ５ＦＥＴＱＡ５およびＱＡ７のソ
ースは、回路の接地電位に結合される。同図において、
上記同様な構成の他の単位回路ＬＩＡＴＤｊ−１、ＬＩ
ＡＤＴｊ等の出力端子は、この出力ノードｎｏに共通接
続される。出力ノードｎｏとｉ４源電圧ＶＣＣの間には
、そのゲートが回路の接地電位に結合されたＰチャンネ
ル型の負荷ＭＯ５ＦＥＴＱＡＩが設けられる。

第３図には、この単位回路ＬＩＡＴＤＯの動作を説明す
るためのタイミング図が示されている。非反転内部アド
レス信号ａｙｏの場合を例に、この単位回路の動作を説
明する。

非反転内部アドレス信号ａｙＱは、反転遅延回路ＤＮ２
によって反転され、遅延されるため、アドレス信号が反
転しない状態では、二つのＭＯ５ＦＥＴＱＡ４およびＱ
Ａ５のゲートの電位は相補的なものとなる。したがって
、ＭＯ５ＦＥＴＱＡ４およびＱＡ５は同時にオン状態と
ならず、出力ノードｎｏの電位は、他の単位回路が信号
変化検出状態になければ、電源電圧Ｖｃｃのようなハイ
レベルとなる。また、非反転内部アドレス信号ａｙＯが
ハイレベルからロウレベルに反転した場合、この反転に
遅れて反転遅延回路の出力信号ｄａＱがハイレベルとな
るが、それ以前にＭＯ５ＦＥＴＱＡ４のゲートがロウレ
ベルとされるため、同様に出力ノードｎｏの電位は接地
電位に引き抜かれない。

一方、第３図に示すように、非反転内部アドレス信号ａ
ｙｏがロウレベル（すなわちアドレス信号ＡＹＯが論理
“０”）からハイレベル（すなわちアドレス信号ＡＹＯ
が論理“１”）に反転した場合、これによってＭＯ３Ｆ
ＥＴＱＡ４がオン状態となる。また、反転遅延回路の出
力信号ｄａＱは、その遅延時間分だけ遅れてハイレベル
からロウレベルに変化するため、ＭＯ５ＦＥＴＱＡ４と
ＱＡ５が反転遅延回路の遅延時間だけ同時にオン状態と
なる。これにより、出力ノードｎｏの電位は遅延時間だ
け接地電位に引き抜かれ、ハイレベルからロウレベルと
なる。

同様に、反転内部アドレス信号ａｙＱを受けるＱＡ６と
、反転遅延回路ＤＮ３の出力信号を受けるＭＯ５ＦＥＴ
ＱＡ７は、反転内部アドレス信号ａｙＱがロウレベル（
すなわちアドレス信号ＡＹＯが論理“ｌ”）からハイレ
ベル（すなわちアドレス信号ＡＹＯが論理“０”）に反
転する場合にのみ、同時にオン状態となり、出力ノード
ｎｏの電位をロウレベルとする。

前述のように、各単位回路の出力端子は、全て出力ノー
ドｎｏに共通接続されているため、少なくとも一つのア
ドレス信号が反転すると、出力ノードｎｏの電位は接地
電位に引き抜かれ、ロウレベルとなる。

ところで、上記第１図に示したダイナミック型ＲＡ　Ｍ
の外部端子に結合されるパッドの配置は、半導体チップ
の対向する２つの辺に並んで配置される。したがって、
１８ビンのパッケージに実装される半導体チップは、９
個づつ分けて配置されることになる。上記ダイナミック
型ＲＡＭが約１Ｍビットの記憶容量を持つとき、１０個
のアドレス用パッドが必要とされる。これにより、１０
（ＩＩのアドレス用バンドのうち、たとえば最上位ピン
トのアドレス信号ａｙ９　（ａ）’ｊ）に対応したパッ
ドは、他のアドレス信号と比較的大きな距離を持って配
置されることになる。それに対応してアドレスバッファ
とアドレス信号変化検出回路ＡＴＤの単位回路も半導体
基板の両側に分離して設けられることになる。第１図は
、相補内部アドレス信号上ｙＯ〜ａｙｊ−１に対応する
単位回路ＵＡＴＤＯ−ＵＡＴＤｊ−１が半導体基板の片
側に配置され、相補内部アドレス信号上ｙｊに対応する
単位回路ＵＡＴＤｊが半導体基板の反対側に配置される
場合を示している。

本実施例では、このように半導体基板の両側に分離して
単位回路が設けられるアドレス信号変化検出回路ＡＴＤ
の動作マージンを向上するため、次の回路が出力ノード
ｎｏに付加される。すなわち、出力ノードｎｏの電位は
、その論理しきい値電圧が比較的高くされたインバータ
回路Ｎ１に入力され、その出力信号およびその反転信号
を受ける上記アドレス信号変化検出回路ＡＴＤの単位回
路と同様の反転検出回路が設けられる。すなわち、イン
バータ回路Ｎ１の出力信号は、反転遅延回路ＤＮＬに入
力される。出力ノードｎｏと回路の接地電位との間には
、そのゲートに上記インバータ回路Ｎ１の出力信号を受
けるＭＯＳ　Ｆ　ＥＴＱＡ　２およびそのゲートに反転
遅延回路の出力信号を受けるＭＯ３ＦＥＴＱＡ３が設け
られる。これにより、出力ノードｎｏの電位のハイレベ
ルからロウレベルへの変化は、インバータ回路Ｎ１によ
って比較的高い論理しきい値電圧で判定され、出力ノー
ドｎｏに正帰還される。したがって、半導体基板上にお
いて、他の単位回路とは反対側に配置される単位回路Ｌ
ＩＡＴＤｊの出力端子と、負ＷＩＭＯ５Ｆ　Ｅ　’ｌ’
との間には無視できない配線抵抗Ｒｓが存在することよ
り、アドレス信号ａｙｊおよびその反転信号７７ゴのみ
が変化した場合、上記配線抵抗Ｒｓと配線における寄生
容置からなる時定数回路によって、出力ノードｎＯの電
位が充分低いロウレベルに達しないことが生じる。この
ような場合でも、インバータ回路Ｎｌの比較的高（され
た論理しきい値電圧によって判定される。インバータ回
路Ｎ１の出力電位が、ロウレベルからハイレベルに変化
することで、ＭＱＳＦＥ’ｒＱＡ２’がオン状態となり
、反転遅延回路ＤＮＩの遅延時間だけＭＯ３ＦＥＴＱＡ
３も同時にオン状態となる。

これにより、出力ノードｎｏの電位はさらに低いロウレ
ベルに引き抜かれ、アドレス信号変化検出回路ＡＴＤと
しての動作マージンが改良されるものである。

以上の本実施例に示されるように、この発明をＡＴＤ回
路を有するダイナミック型ＲＡＭ等の半導休業積回路装
置に通用することにより、次のような効果が得られる。

すなわち、 （１）入力信号およびその反転遅延信号を受ける直列Ｍ
ＯＳ　Ｆ　ＥＴから成るＭ純な回路により、たとえば入
力信号がロウレベルからハイレベルにされるとき両ＭＯ
３ＦＥＴが上記遅延時間の間、共にオン状態になって信
号変化検出信号を形成することができるという効果が得
られる。

（２）上記（１）の回路を、相補的な複数の人力信号に
対してそれぞれ設けるとともに、共通の負荷手段を接続
するという簡単な構成によって、複数ビットの信号のう
ち、いずれか１つでもハイレベルからロウレベルまたは
ロウレベルからハイレベルに変化したとき、それに同期
した検出信号を得ることができるという効果が得られる
。

（３）上記共通出力ノードに、その電位を受ける比較的
高いしきい値電圧とされたインバータ回路と、上記イン
バータ回路の出力信号の変化を上記共通出力ノードに正
帰還させるための単位回路を設けることで、共通出力ノ
ードの電位変化は比較的高いしきい値電圧とされるイン
バータ回路によって判定され、正帰還されることで、半
導体基板上の離れた位置に配置される単位回路の検出信
号も確実に伝達されるため、動作マージンの大きい信号
変化検出回路を実現することができるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもナイ、たとえば、第１図（７
）ＭＯ３ＦＥＴＱＡＩは、ＮチャンネルＭＯ５ＦＥＴ’
で構成するものであってもよいし、ＭＯ５ＦＥＴＱＡＩ
に相当する負荷Ｍ　ＯＳ　Ｆ　Ｅ　Ｔは、単位回路をい
くつかの群に分割し、それぞれの群に対して複数個設け
られるものであってもよい、この場合、複数の出力ノー
ドの出力信号を論理和回路によって、一つのアドレス信
号変化検出信号とする必要がある。第１図のインバータ
回路Ｎ１および単位回路によるレベル再生回路は、半導
体基板上の離れた位置に配置される単位回路にのみ設け
られるものとしてもよい。

また、単位回路を構成する二つのＭＯＳ　Ｆ　ＥＴは、
ＰチャンネルＭＯ３ＦＥＴを用いることで、この実施例
とは逆の信号変化、すなわちハイレベルからロウレベル
への信号反転を検出するものとしてもよい、さらに、上
記ダイナミック型ＲＡＭを構成する他の周辺回路の具体
的回路構成や制御信号の組み合わせ等は、種々の実施形
態を採りうるちのである。

以上の説明では主として本願発明者等によってなされた
発明をその背景となった祠用分野であるダイナミック型
ＲＡＭのＡ　′ｒ　Ｄ回路に適用した場合について説明
したが、それに限定されるものではなく、たとえば、各
種の半導体記憶装置におけるＡＴＤ回路などにも通用で
きる。本発明は、少なくとも信号の変化を検出するため
の信号変化検出回路を有する半導体集積回路装置には通
用できるものである。

〔発明の効果〕本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。すなわち、複数の人力信号およびそ
の反転入力信号に対応して、入力信号およびその反転信
号によってオン状態とされる第１のＭＯＳＦＥＴと、そ
れぞれの入力信号およびその反転信号の反転遅延信号に
よってオン状態とされる第２のＭＯＳ　Ｆ　ＥＴとがそ
れぞれ直列形態とされる単位回路を並列接続して、上記
いずれかの直列回路に流れる電流を共通の負荷手段によ
り検出するという簡単な構成により、複数の信号の変化
を検出するための信号変化検出回路を実現することがで
きる。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナｔ７り型ＲＡＭ
のＡＴＤ回路の一実施例を示す回路図、第２図は、第１
図のＡＴＤ回路を含むグイナミンク型ＲＡＭの一実施例
を示すブロック図、第３図は、第１図のＡＴＤ回路の単
位回路の動作を説明するためのタイミング図である。 ＡＴＤ・・・アドレス信号変化検出回路、ＵＡＴＤＯ−
ＵＡＴＤＪ・・・単位回路、ＱＡＩ・・・Ｐチャンネル
ＭＯ５ＦＥＴＳＱＡ２〜ＱＡＩＩ・・・ＮチャンネルＭ
Ｏ５ＦＥＴ、Ｎｌ・・・インバータ回路、ＤＮＩ〜ＤＮ
５・・・反転遅延回路、Ｒｓ・・・配線抵抗。 Ｍ−ＡＲＹ・・・メモリアレイ、ＰＣ・・・プリチャー
ジ回路、ＳＡ・・・センスアンプ、ＵＳＡ・・・センス
アンプ単位回路、ＣＳＷ・・・カラムスイッチ、ＲＤＣ
Ｒｌ、ＲＤＣＲ２・・・ロウアドレスデコーダ、ＣＤＣ
Ｒ・・・カラムアドレスデコーダ、ＲＡＤＢ・・・ロウ
アドレスバッファ、ＣＡＤＢ・・・カラムアドレスバッ
ファ、ＭＰＸ・・・マルチプレクサ、ＭＡ・・・メイン
アンプ、ＤＯＢ・・・データ出カバソファ、ＤＩＢ・・
・データ人力バッファ、ＲＥＦＣ・・・リフレソシェカ
ウンタ、ＴＣ・・・タイミング制御回路。 Ｑ１〜Ｑ４・・・Ｐチー１−７ネルＭＯ３ＦＥＴ。 Ｑ５〜Ｑｌ　５−　・−ＮチャンネルＭＯ３ＦＥＴ。 第１図 ｒｃ 第３図 面

Claims (1)

1. 【特許請求の範囲】 １、出力ノードと第１の電源電圧との間に直列形態に設
   けられ、そのゲートに入力信号およびその反転遅延信号
   を受ける直列形態の第１および第２のＭＯＳＦＥＴと、
   上記出力ノードと第２の電源電圧との間に負荷手段が設
   けられる信号変化検出回路を具備することを特徴とする
   半導体集積回路装置。 ２、上記出力ノードは、複数の相補的な入力信号をそれ
   ぞれ受ける複数の上記信号変化検出回路に対して共通に
   設けられ、この出力ノードと第２の電源電圧との間に１
   つの負荷手段が共通に設けられるものであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ３、上記共通化された出力ノードは、半導体基板上に比
   較的長い距離をもって形成される配線により結合され、
   共通出力ノードにはその電位を受ける比較的高い論理し
   きい値電圧とされるインバータ回路と、上記インバータ
   回路の出力信号を受ける上記信号変化検出回路が設けら
   れるものであることを特徴とする特許請求の範囲第１項
   または第２項記載の半導体集積回路装置。 ４、上記半導体集積回路装置は半導体記憶装置であり、
   上記信号変化検出回路は、半導体記憶装置に供給される
   アドレス信号の変化を検出するためのものであることを
   特徴とする特許請求の範囲第第２項また第３項記載の半
   導体集積回路装置。