JPS59188882A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59188882A JPS59188882A JP58062175A JP6217583A JPS59188882A JP S59188882 A JPS59188882 A JP S59188882A JP 58062175 A JP58062175 A JP 58062175A JP 6217583 A JP6217583 A JP 6217583A JP S59188882 A JPS59188882 A JP S59188882A
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- power supply
- timing
- signal
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
複数ビットからなる情報の書込み及び読み出しを行う半
導体記憶装置に有効な技術に関するものである。
複数ビットからなる情報の書込み及び読み出しを行う半
導体記憶装置に有効な技術に関するものである。
例えば、従来のダイナミック型ＲＡＭ （ランダム・ア
クセス・メモリ）は、×１ビット構成のものであったが
、用途の拡大に伴いｘ４．ｘ８ビ・７トのような複数ビ
ットのデータ信号を並列的に書込み／読み出すような多
様化が必要となっている。
クセス・メモリ）は、×１ビット構成のものであったが
、用途の拡大に伴いｘ４．ｘ８ビ・７トのような複数ビ
ットのデータ信号を並列的に書込み／読み出すような多
様化が必要となっている。
このように複数ビ・ノドの読み出しにおいては、次のよ
うな問題が発生することが、本願発明者の研究により明
らかとされた。
うな問題が発生することが、本願発明者の研究により明
らかとされた。
すなわち〜比較的大きな負荷を駆動するため、読み出し
信号を送出する出カバソファには、その動作タイミング
時に比較的大きな電流を流すものである。したがって、
ｘ４．ｘ３ビットのようなデータ信号を送出する場合に
は、４個ないし８（固もの出カバソファが同時に動作す
るものであるので、電源線に大きなノイズ（接地電位が
高く、電源電圧が低くなる）が発生してしまうものとな
る。
信号を送出する出カバソファには、その動作タイミング
時に比較的大きな電流を流すものである。したがって、
ｘ４．ｘ３ビットのようなデータ信号を送出する場合に
は、４個ないし８（固もの出カバソファが同時に動作す
るものであるので、電源線に大きなノイズ（接地電位が
高く、電源電圧が低くなる）が発生してしまうものとな
る。
このようなノイズが発生すると、例えばダイナミック型
ＲＡＭにおいては書込みデータを人力するタイミングと
はシ′一致して、書込むべきデータ信号のハイレベル／
ロウレベルの識別を行う基準電圧を大きく変動させて誤
動作してしまう等の障害が起こる。
ＲＡＭにおいては書込みデータを人力するタイミングと
はシ′一致して、書込むべきデータ信号のハイレベル／
ロウレベルの識別を行う基準電圧を大きく変動させて誤
動作してしまう等の障害が起こる。
この発明の目的は、電源線に発生するノイズを低減させ
ることのできる半導体記憶装置を提供することにある。
ることのできる半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数ピントの信号を少なくとも読み出す半導
体記憶装置において、出カバソファの動作タイミングを
ずらすことにより、電源線に流れる電流のピーク値を緩
和させことによって、電源線に発生するノイズの低減を
達成するものである。
体記憶装置において、出カバソファの動作タイミングを
ずらすことにより、電源線に流れる電流のピーク値を緩
和させことによって、電源線に発生するノイズの低減を
達成するものである。
第１図には、約３ ’２ Ｋ Ｘ ９ビツト構成のダイ
ナミンク型ＲＡＭ集積回路（以下、ＩＣと称する）の内
部構成を示している。
ナミンク型ＲＡＭ集積回路（以下、ＩＣと称する）の内
部構成を示している。
この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。
そして、各メモリアレイＭ−ＡＲＹＩ、 Ｍ−ＡＲＹ２
において、９本の相補データ線対が一組とされ、同図に
おいては縦方向に向かうよう形成されている。
において、９本の相補データ線対が一組とされ、同図に
おいては縦方向に向かうよう形成されている。
すなわら、メモリアレイを９ブロツク（マント）に分け
て構成するのではなく、９ビツトのデータは、同一のメ
モリアレイ内の互いに隣合う９本の相補データ線対に対
して、１つのアドレスが割り当てられ、同図では横方向
に順に配置される。
て構成するのではなく、９ビツトのデータは、同一のメ
モリアレイ内の互いに隣合う９本の相補データ線対に対
して、１つのアドレスが割り当てられ、同図では横方向
に順に配置される。
このようにしたのは、９マツトにすると、半導体チップ
上でマント構成が非対象となり、そのレイアウトに無駄
な空白箇所が多くなるためである。
上でマント構成が非対象となり、そのレイアウトに無駄
な空白箇所が多くなるためである。
また、×９ビン１〜としたのは、８ビツトの信号ビット
と１ビツトの冗長ビットからなるデータ信号の書込み／
読み出しを行うためである。
と１ビツトの冗長ビットからなるデータ信号の書込み／
読み出しを行うためである。
一方、ロウ系アドレス選択線（ワード線）は、上記各メ
モリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に対して共通に
横方向に向かうよう形成され、同図では縦方向に順に配
置される。
モリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に対して共通に
横方向に向かうよう形成され、同図では縦方向に順に配
置される。
上記相補データ線対は、カラムスイッチｃ−３Ｗｌ、Ｃ
−３Ｗ２を介して９本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図おいては、上記共通相
補データ線対は横方向に走っている。この共通相補デー
タ線対ＣＤｉ、ＣＤ２は、メインアンプＭＡＬ、ＭＡ２
の大刀端子にそれぞれ接続される。
−３Ｗ２を介して９本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図おいては、上記共通相
補データ線対は横方向に走っている。この共通相補デー
タ線対ＣＤｉ、ＣＤ２は、メインアンプＭＡＬ、ＭＡ２
の大刀端子にそれぞれ接続される。
センスアンプＳＡＩ、ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増幅
するものである。
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増幅
するものである。
ロウアドレスバッファＲ−ＡＤＢは、外部端子からのｍ
ビットのアドレス信号ＲＡＤを受け、内部相補アドレス
信号ａｏｘａｍを形成して、ロウアドレスデコーダＲ−
ＤｃＲに送出する。
ビットのアドレス信号ＲＡＤを受け、内部相補アドレス
信号ａｏｘａｍを形成して、ロウアドレスデコーダＲ−
ＤｃＲに送出する。
ロウアドレスデコーダＲ−ＤＣＲは、上記アドレス信号
ｌＯ〜ａｍに従って１本のワード線をワード線選択タイ
ミング信号φＸに同期して選択する。
ｌＯ〜ａｍに従って１本のワード線をワード線選択タイ
ミング信号φＸに同期して選択する。
カラムアドレスバッファＣ−ＡＤＢは、外部端子からの
ｎビットのアドレス信号ＣＡＤを受け、内部相補アドレ
ス信号ａＯ〜ａｎを形成して、カラムアドレスデコーダ
Ｃ−ＤＣＲに送出する。
ｎビットのアドレス信号ＣＡＤを受け、内部相補アドレ
ス信号ａＯ〜ａｎを形成して、カラムアドレスデコーダ
Ｃ−ＤＣＲに送出する。
カラムアドレスデコーダＣ−ＤＣＲは、上記アドレス信
号１０〜土ｎに従って９本の相補データ線対をデータ線
選択タイミング信号φｙに同期した選択信号を形成する
。
号１０〜土ｎに従って９本の相補データ線対をデータ線
選択タイミング信号φｙに同期した選択信号を形成する
。
カラムスイッチ（、−３Ｗ１．Ｃ−３Ｗ２は、上記選択
信号を受け、上記９本の相補データ線対を対応する９本
の共通相補データ対に接続する。
信号を受け、上記９本の相補データ線対を対応する９本
の共通相補データ対に接続する。
なお、同図では、上記相補データ線対及び共通相補デー
タ線対は、１本の線により現している。
タ線対は、１本の線により現している。
入出力回路Ｉ１０は、読み出しのためのメインアンプ及
びデータ出カバソファと、書込みのためのデータ入カバ
ソファとにより構成され、読み出し時には、動作状態に
された一方のメインアンプＭＡＩ又はＭΔ２を増幅して
外部端子ＤＲに送出する。また、書込み動作時には、外
部端子ＤＷからの書込め信号を上記共通相補データ線対
ＣＤＩ。
びデータ出カバソファと、書込みのためのデータ入カバ
ソファとにより構成され、読み出し時には、動作状態に
された一方のメインアンプＭＡＩ又はＭΔ２を増幅して
外部端子ＤＲに送出する。また、書込み動作時には、外
部端子ＤＷからの書込め信号を上記共通相補データ線対
ＣＤＩ。
ＣＤ２に供給する。同図では、この書込み用の信号経路
を省略して描かれている。
を省略して描かれている。
内部制御信号発生回路ＴＧは、２つの外部制御信号Ｃ３
（チップセレクト信号）、ＷＥ（ライトイネーブル信号
）と、上記アドレス信号ａＱ”−ａｍ及びａＱ−ａｎを
受けるエツジトリガ回路ＥＧで形成されたアドレス信号
の変化検出信号φとを受けて、メモリ動作に必要な各種
タイミンク信号を形成して送出する。
（チップセレクト信号）、ＷＥ（ライトイネーブル信号
）と、上記アドレス信号ａＱ”−ａｍ及びａＱ−ａｎを
受けるエツジトリガ回路ＥＧで形成されたアドレス信号
の変化検出信号φとを受けて、メモリ動作に必要な各種
タイミンク信号を形成して送出する。
第２図には、上記第１図にお＆Ｊる一方（左側）のメモ
リアレイ （冗長用アレイを含む）Ｍ−ＡＲＹｌ側及び
その選択回路のの具体的一実施例の回路図が示されてい
る。以下の説明において、特に説明しない場合、ＭＯＳ
ＦＥＴはｎチャンネル型のＭＯＳ Ｆ ＥＴである。
リアレイ （冗長用アレイを含む）Ｍ−ＡＲＹｌ側及び
その選択回路のの具体的一実施例の回路図が示されてい
る。以下の説明において、特に説明しない場合、ＭＯＳ
ＦＥＴはｎチャンネル型のＭＯＳ Ｆ ＥＴである。
メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、スイッチＭＯ３ＦＥＴＱ１５ないしＱ１９とＭ
Ｏ３容量とで構成されたメモリセルの人出力ノード同図
に示すように所定の規則性をもって配分されて結合され
ている。
示されており、一対の平行に配置された相補データ線り
、Ｄに、スイッチＭＯ３ＦＥＴＱ１５ないしＱ１９とＭ
Ｏ３容量とで構成されたメモリセルの人出力ノード同図
に示すように所定の規則性をもって配分されて結合され
ている。
プリチャージ回路ＰＣＩは、代表として示されたＭＯ３
ＦＥＴＱＩ ４のように、相補データ線り。
ＦＥＴＱＩ ４のように、相補データ線り。
８間に設けられたスイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ、
により構成される。
により構成される。
センスアンプＳＡは、代表として示されたｐチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯ３Ｃ相補型ＭＯ３＞ランチ
回路で構成され、その一対の人出力ノードが上記相補デ
ータ線り、Ｄに結合されている。上記ランチ回路には、
特に制曜されないが、並列形態のｐチャンネルＭＯ３Ｆ
ＥＴＱ１２、Ｑ１３を通して電源電圧Ｖｃｃが供給され
、並列形態のｎチャンネルＭＯ３ＦＥＴＱＩＯ，Ｑｌｌ
を通して回路の接地電圧Ｖｓｓが供給される。
ＭＯ３ＦＥＴＱ７．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯ３Ｃ相補型ＭＯ３＞ランチ
回路で構成され、その一対の人出力ノードが上記相補デ
ータ線り、Ｄに結合されている。上記ランチ回路には、
特に制曜されないが、並列形態のｐチャンネルＭＯ３Ｆ
ＥＴＱ１２、Ｑ１３を通して電源電圧Ｖｃｃが供給され
、並列形態のｎチャンネルＭＯ３ＦＥＴＱＩＯ，Ｑｌｌ
を通して回路の接地電圧Ｖｓｓが供給される。
これらのパワースイッチＭＯ３ＦＥＴＱＩ Ｏ，Ｑ、１
１及びＭＯ３ＦＥＴＱＬ２．Ｑ１３は、他の同様な行に
設けられたセンスアンプＳＡに対して共通に用いられる
。
１及びＭＯ３ＦＥＴＱＬ２．Ｑ１３は、他の同様な行に
設けられたセンスアンプＳＡに対して共通に用いられる
。
上記ＭＯ３ＦＥＴＱＩＯ，Ｑ１２のゲートには、センス
アンプＳＡを活性化させる相補タイミングパルスφｐａ
ｌ 、 φｐａｌが印加され、ＭＯ３ＦＥＴＱｌｌ、
Ｑ１０のゲートには、上記タイミングパルスφρａｌ
、 φｐａｌより遅れた、相補タイミングパルスφｐ
ａ２・ φｐ’ａ２が印加される。この理由は、メモリ
セルからの微小読み出し電圧でセンスアンプＳＡを動作
させたとき、データ線のレベル落ち込みを比較的小ざな
コンダクタンスのＭ ＯＳ Ｆ Ｆ。
アンプＳＡを活性化させる相補タイミングパルスφｐａ
ｌ 、 φｐａｌが印加され、ＭＯ３ＦＥＴＱｌｌ、
Ｑ１０のゲートには、上記タイミングパルスφρａｌ
、 φｐａｌより遅れた、相補タイミングパルスφｐ
ａ２・ φｐ’ａ２が印加される。この理由は、メモリ
セルからの微小読み出し電圧でセンスアンプＳＡを動作
させたとき、データ線のレベル落ち込みを比較的小ざな
コンダクタンスのＭ ＯＳ Ｆ Ｆ。
ＴＱＩＯ，Ｑ１２により電流制限を行うことにより防止
する。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差を大きくした後、比較的大きなコンダ
クタンスのＭＯ３ＦＥＴＱ１１、Ｑ１３をオンさせて、
その増幅動作を速くする。このような２段階に分けて、
センスアンプＳＡの増幅動作を行わせることによって、
相補データ線のハイレベル側の落ち込みを防止しつつ、
高速読み出しを行わせる。
する。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差を大きくした後、比較的大きなコンダ
クタンスのＭＯ３ＦＥＴＱ１１、Ｑ１３をオンさせて、
その増幅動作を速くする。このような２段階に分けて、
センスアンプＳＡの増幅動作を行わせることによって、
相補データ線のハイレベル側の落ち込みを防止しつつ、
高速読み出しを行わせる。
ロウデコーダＲ−ＤＣＲは、その１回路分（ワード線４
本分）が代表として示されており、例えばアドレス信号
１２〜ｉ６を受けるｎチャシネ１１ＭＯ３ＦＦ、ＴＱ３
２〜Ｑ３６及ぶｐチャン′ネルＭＯ３ＦＥＴ０．３７〜
Ｑ４１で構成されたＣＭＯＳ回路によるＮＡＮＤ （ナ
ンド）回路で上記４本分のワード線選択信号が形成され
る。
本分）が代表として示されており、例えばアドレス信号
１２〜ｉ６を受けるｎチャシネ１１ＭＯ３ＦＦ、ＴＱ３
２〜Ｑ３６及ぶｐチャン′ネルＭＯ３ＦＥＴ０．３７〜
Ｑ４１で構成されたＣＭＯＳ回路によるＮＡＮＤ （ナ
ンド）回路で上記４本分のワード線選択信号が形成され
る。
このＮＡＮＤ回路の出力は、ＣＭＯＳインノ〈−タＩ
Ｖ 、１で反転され、カン）ＭＯ３ＦＥＴＱ２８〜Ｑ３
１を通して−Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２４〜Ｑ２７
のゲートに伝えられる。
Ｖ 、１で反転され、カン）ＭＯ３ＦＥＴＱ２８〜Ｑ３
１を通して−Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２４〜Ｑ２７
のゲートに伝えられる。
また、アドレス信号ａ Ｏ＋ ａｌで形成されたデコ
ード信号と、タイミングパルスφＸとの組合せで形成さ
れた４通りのワード線選択タイミンク信号φｘＯＯない
しφｘｌｌが上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。
ード信号と、タイミングパルスφＸとの組合せで形成さ
れた４通りのワード線選択タイミンク信号φｘＯＯない
しφｘｌｌが上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。
また、各ワード線と接地電位との間には、ＭＯ５ＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されること乙こよって、非選択時のワ
ード線を接地電位に固定させるものである。
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されること乙こよって、非選択時のワ
ード線を接地電位に固定させるものである。
上記ワード線には、リセット用のＭＯ３ＦＥＴＱＯない
しＱ５が設けられており、リセットパルスφ凹を受けて
これらのＭＯＳ、Ｆ ＥＴＱ Ｏ−Ｑ ５がオンするこ
とによって、選択されたワード線が接地レベルにリセッ
トされる。
しＱ５が設けられており、リセットパルスφ凹を受けて
これらのＭＯＳ、Ｆ ＥＴＱ Ｏ−Ｑ ５がオンするこ
とによって、選択されたワード線が接地レベルにリセッ
トされる。
カラムスイッチＣ−５Ｗは、代表として示されているＭ
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ。
Ｏ３ＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ。
４２、Ｑ４３のゲー１−には、カラムデコータＣ−ＤＣ
Ｒからの選択信号が供給される。なお、同図では、１つ
の相補データ線対が代表として示されている。上述のよ
うに９ビツトを並列的に書込み／読み出しするために、
隣接する９対の相補データ線に対して上記１つの選択信
号が共通に供給される。
Ｒからの選択信号が供給される。なお、同図では、１つ
の相補データ線対が代表として示されている。上述のよ
うに９ビツトを並列的に書込み／読み出しするために、
隣接する９対の相補データ線に対して上記１つの選択信
号が共通に供給される。
上記共通相補データ線ＣＤ、ＣＤ間には、」二記同様な
プリチャージＭＯ３ＦＥＴＱ４１が設けられている。こ
の共通相補データ線ＣＤ、ＣＤには、上記センスアンプ
ＳＡと同様な回路構成のメインアンプＭＡの一対の入出
力ノードが結合されている。入出力間！ＩＩ／○は、デ
ータ人カバソファＤＩＢとデータ出力バッファＤＯＢと
によって構成されている。
プリチャージＭＯ３ＦＥＴＱ４１が設けられている。こ
の共通相補データ線ＣＤ、ＣＤには、上記センスアンプ
ＳＡと同様な回路構成のメインアンプＭＡの一対の入出
力ノードが結合されている。入出力間！ＩＩ／○は、デ
ータ人カバソファＤＩＢとデータ出力バッファＤＯＢと
によって構成されている。
上記同様な回路構成によって他方（右側）のメモリアレ
イＭ −Ａ、 ＲＹ Ｚ側及びその選択回路が構成され
ている。
イＭ −Ａ、 ＲＹ Ｚ側及びその選択回路が構成され
ている。
この実施例のメモリアレイは、共通相補データ線を単に
短絡させることにより、約Ｖｃｃ／２の中間し・＼ルに
するものであるので、従来のダイナミック型ＲＡＭのよ
うに、０ポルトからＶｃｃレヘレベでチャージアップす
るものに比べ、そのＬノベル変化量が小さく、プリチャ
ージＭＯＳ Ｆ ＥＴのゲート電圧を通常の論理レベル
（ＶＣＣ）を用いても十分に非飽和状態でオンさせるこ
とが出来るからプリチャージ動作を高速に、しかも低消
費電力の下に行うことができる、 そして、上記のように、プリチャージレベルを約■ｃｃ
／２の中間レベルにするものであるので、メモリセルの
読め出し時においても、メモリセルのスイッチＭＯＳ
Ｆ ＥＴのゲート電圧（ワード線選択電圧）として通常
の論理レベル（Ｖｃｃ）を用いても十分に非飽和状態で
オンさせることが出来るから、従来のダイナミック型Ｒ
ＡＭのようにブートスｌ−ランプ電圧を用いることなく
、情報記憶キャパシタの全電荷読み出しが可能となる。
短絡させることにより、約Ｖｃｃ／２の中間し・＼ルに
するものであるので、従来のダイナミック型ＲＡＭのよ
うに、０ポルトからＶｃｃレヘレベでチャージアップす
るものに比べ、そのＬノベル変化量が小さく、プリチャ
ージＭＯＳ Ｆ ＥＴのゲート電圧を通常の論理レベル
（ＶＣＣ）を用いても十分に非飽和状態でオンさせるこ
とが出来るからプリチャージ動作を高速に、しかも低消
費電力の下に行うことができる、 そして、上記のように、プリチャージレベルを約■ｃｃ
／２の中間レベルにするものであるので、メモリセルの
読め出し時においても、メモリセルのスイッチＭＯＳ
Ｆ ＥＴのゲート電圧（ワード線選択電圧）として通常
の論理レベル（Ｖｃｃ）を用いても十分に非飽和状態で
オンさせることが出来るから、従来のダイナミック型Ｒ
ＡＭのようにブートスｌ−ランプ電圧を用いることなく
、情報記憶キャパシタの全電荷読み出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージ【ノベルを利用している
ので、従来のダイナミック型ＲＡＭのように読み出し基
準電圧を形成するダミーセルが不要になる。
一方のデータ線のプリチャージ【ノベルを利用している
ので、従来のダイナミック型ＲＡＭのように読み出し基
準電圧を形成するダミーセルが不要になる。
第３図には、上記複数のデータ出カバ、７フアの動作の
一例を説明するためのタイミング図が示されている。
一例を説明するためのタイミング図が示されている。
データ線選択タイミング信号φｙにより少し遅れたメイ
ンアンプＭＡの動作タイミング信号φｍａが形成される
。この実施例では、このタイミング信号φｍａに基づい
て、９個のデータ出力バッファＤＯＢを動作状態とする
タイミング信号φｏｐｌないしφ０ρ９が順にΔｔだけ
遅れて形成される。したがって、各データ出力バッファ
は、上記タイミング信号φｏｐｌないしφｏｐ９に従っ
て動作するので、例えば、一方の電源線である接地線Ｏ
Ｖにｌ−ｊ、平均化された電流による７フイズが発生ず
ることになる。
ンアンプＭＡの動作タイミング信号φｍａが形成される
。この実施例では、このタイミング信号φｍａに基づい
て、９個のデータ出力バッファＤＯＢを動作状態とする
タイミング信号φｏｐｌないしφ０ρ９が順にΔｔだけ
遅れて形成される。したがって、各データ出力バッファ
は、上記タイミング信号φｏｐｌないしφｏｐ９に従っ
て動作するので、例えば、一方の電源線である接地線Ｏ
Ｖにｌ−ｊ、平均化された電流による７フイズが発生ず
ることになる。
ずなわら、上記遅延時開Δｔを５ｔζいし９す、ノ秒（
ｎｓ）に設定すれば、上記メイン、のピーク値は、１個
のデータ出カバ・７フアの動作によるノイズビークより
大きくなることはない。このよ・うに微少遅延時間の設
定ζこおていは、最初のデータ出力バッファから最後の
データ出力バッファが動作するまで、せいぜい８０ナノ
秒以下となるので 特ζこ読み出し動作が遅くなること
はない、 〔効 果〕 （１）この実施例では、比較的大きな電流を流す、り・
要のある複数のデータ出力バッファが同時に動作するこ
となく、微少時間づつずらせて動作させることによって
、電源線に発生する７ノイズを最小に抑えることができ
るという効果が得られる。
ｎｓ）に設定すれば、上記メイン、のピーク値は、１個
のデータ出カバ・７フアの動作によるノイズビークより
大きくなることはない。このよ・うに微少遅延時間の設
定ζこおていは、最初のデータ出力バッファから最後の
データ出力バッファが動作するまで、せいぜい８０ナノ
秒以下となるので 特ζこ読み出し動作が遅くなること
はない、 〔効 果〕 （１）この実施例では、比較的大きな電流を流す、り・
要のある複数のデータ出力バッファが同時に動作するこ
となく、微少時間づつずらせて動作させることによって
、電源線に発生する７ノイズを最小に抑えることができ
るという効果が得られる。
（２）上記（１１により、電源線に発生するノイズを低
減出来るから、例えば読み出しに続いて書込みを行う時
、書込みデータ入力の判定において、基準電圧の安定化
等の作用によって、電源動作マージン、 の拡大を図る
ことができるという効果が得られる。
減出来るから、例えば読み出しに続いて書込みを行う時
、書込みデータ入力の判定において、基準電圧の安定化
等の作用によって、電源動作マージン、 の拡大を図る
ことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数ビットは
、４，８ビット等必要に応じて種々の変形を採ることが
できる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数ビットは
、４，８ビット等必要に応じて種々の変形を採ることが
できる。
また、クイナミンク型ＲＡＭに適用する場合、そのアド
レス信号は、アドレスストローブ信号に従って多重化し
て人力するものであってもよい。
レス信号は、アドレスストローブ信号に従って多重化し
て人力するものであってもよい。
そして、メモリセルの読み出しは、ダミーセルを用いて
その基準電圧を形成するものであってもよい。
その基準電圧を形成するものであってもよい。
（利用分野〕
以上本発明者によってなされた発明をその背景となった
利用分野であるグイナミソク型ＲＡＭに適用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭあるいはプログラマブルＲＯ
Ｍ （リード・オンリー・メモリ）にあっても、上述の
ように複数ビットの信号を少なくとも読み出すことを条
件として広く適用することができる。
利用分野であるグイナミソク型ＲＡＭに適用した場合つ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭあるいはプログラマブルＲＯ
Ｍ （リード・オンリー・メモリ）にあっても、上述の
ように複数ビットの信号を少なくとも読み出すことを条
件として広く適用することができる。
第１図縛゛、この発明の一実施例を示す内部構成ブロッ
ク図、 °第２図は、その具体的に一実施例を示す回路図、第３
図は、その動作を説明するためのタイミング図である。 Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＰＣＩ
、ＰＣ２・・プリチャージ回路、ＳＡＩ。 ＳＡ２・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレス
バッファ、Ｃ−３ＷＩ、Ｃ−３Ｗ２・・カラムスイ・７
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
Ｒ・・ロウアドレスデコーダ。 Ｃ−ＤＣＲＩ、Ｃ−ＤＣＲ２・・カラムアドレスデコー
ダ、ＭＡＬ、ＭＡ２・・メインアンプ、ＴＧ・・タイミ
ング発生回路、ＥＧ・・エツジトリガ回路、ＤＯＢ・・
データ出カバソファ、ＤＩＢ・・データ入カバソファ、
ク図、 °第２図は、その具体的に一実施例を示す回路図、第３
図は、その動作を説明するためのタイミング図である。 Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＰＣＩ
、ＰＣ２・・プリチャージ回路、ＳＡＩ。 ＳＡ２・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレス
バッファ、Ｃ−３ＷＩ、Ｃ−３Ｗ２・・カラムスイ・７
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
Ｒ・・ロウアドレスデコーダ。 Ｃ−ＤＣＲＩ、Ｃ−ＤＣＲ２・・カラムアドレスデコー
ダ、ＭＡＬ、ＭＡ２・・メインアンプ、ＴＧ・・タイミ
ング発生回路、ＥＧ・・エツジトリガ回路、ＤＯＢ・・
データ出カバソファ、ＤＩＢ・・データ入カバソファ、
Claims (1)
- 【特許請求の範囲】 ■、少なくとも複数ビットのデータ信号の読み出しを行
う半導体記憶装置において、上記データ信号を送出する
出カバソファの動作タイミングを順にずらすものとした
ことを特徴とする半導体記憶装置。 ２、上記動作タイミングのずれは、数ナノ秒とするもの
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 ３、上記半導体記憶装置は、ＲＡＭであることを特徴と
する特許請求の範囲第１又は第２項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062175A JPS59188882A (ja) | 1983-04-11 | 1983-04-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062175A JPS59188882A (ja) | 1983-04-11 | 1983-04-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188882A true JPS59188882A (ja) | 1984-10-26 |
Family
ID=13192519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062175A Pending JPS59188882A (ja) | 1983-04-11 | 1983-04-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188882A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288196A (ja) * | 1985-10-04 | 1987-04-22 | モトローラ・インコーポレーテッド | ランダムアクセスメモリ装置 |
| JPS6288197A (ja) * | 1985-10-04 | 1987-04-22 | モトロ−ラ・イカコ−ポレ−テツド | ダイナミツクランダムアクセスメモリ装置 |
| JPS62209793A (ja) * | 1986-03-11 | 1987-09-14 | Nec Corp | 出力回路 |
| JPS6314396A (ja) * | 1986-07-04 | 1988-01-21 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-04-11 JP JP58062175A patent/JPS59188882A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288196A (ja) * | 1985-10-04 | 1987-04-22 | モトローラ・インコーポレーテッド | ランダムアクセスメモリ装置 |
| JPS6288197A (ja) * | 1985-10-04 | 1987-04-22 | モトロ−ラ・イカコ−ポレ−テツド | ダイナミツクランダムアクセスメモリ装置 |
| JPS62209793A (ja) * | 1986-03-11 | 1987-09-14 | Nec Corp | 出力回路 |
| JPS6314396A (ja) * | 1986-07-04 | 1988-01-21 | Fujitsu Ltd | 半導体記憶装置 |
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