JPS6288197A - ダイナミツクランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミックランダムアクセスメモリに関し、
特にダイナミックランダムアクセスメモリのメモリセル
内にデータをリストアするシステムに関する。

（従来の技術） ダイナミックランダムアクセスメモリ（ＤＲＡＭ）にお
いては、メモリセルは周期的にリストア（リフレッシュ
とも言う）される必要がある。このリストアはセンシン
グ動作の一部として達成される。ＤＲＡＭは典型的には
多重化アドレスを有している。ロウアドレスが最初に生
じそしてエネーブルされるべきワードラインを選択する
。■ネーブル化ワードラインに結合されている各メモリ
セルは、そのメモリセル内に格納されているデータを、
そのメモリセルが結合されている、つまるところセンス
増幅器に結合されているビットラインに出力する。実際
には２本のビットラインが各々のセンス増幅器に結合さ
れている。一方のビットラインはエネーブル化メモリセ
ルに結合されている。他方のビットラインは基準として
使用されている。基準として使用されているこのビット
ラインは、それに接続されている基準すなわちダミーセ
ルを多くの場合有していた。別の手法ではこの基準ビッ
トラインを浮動状態に設定していた。

いずれの場合においても、エネーブル化セルを有するビ
ットラインと基準ビットラインとの間に電圧差が生じ、
この電圧差はセンス増幅器で増幅される。センス増幅器
はこの両ビットラインの電圧隔離を増大させる。センス
増幅器はエネーブル化メモリセルのリフレッシュを実際
的に行なっている。リフレッシュされるべきメモリセル
に関しては、ワードラインはエネーブルされなければな
らずかつエネーブル化メモリセルに結合されているビッ
トラインは、リストアされるべきロジック状態に従って
、可能な限り電源電圧に近い電圧すなわち５ボルトまた
はグランドに設定されるへきである。

両ビットラインが十分に隔離状態になるために要する時
間は、メモリが格納しているロジックの状態を単に判断
するに要する時間よりも長い。その上、選択ビットライ
ンは、コラムデコーダがこのビットラインを２次増幅器
に結合している間には十分電源電圧に持込まれない。従
って、読取られるべく選択されたメモリセルに対しての
十分なりストアは起らない。選択ビットラインに対する
装荷を軽減するため、ビットラインを２次増幅器に結合
しているコラムデコーダカップリングトランジスタの導
電率を減少させていた。この手法は、センス増幅器が選
択メモリセルを有するビットラインを電源電圧に一層近
く持込むことを可能ならしめる点で有利な効果を有して
いた。

（発明が解決しようとする問題点） しかしながら、この手法には不利な点がめった。

コラムデコーダカップリングトランジスタの抵抗増大に
よって、読取りまたは書込みを実施すべき速度が減少し
た。この結果、速度またはりストアのいずれを選ぶかを
決めなければならなかった。

本発明の目的は、ダイナミックランダムアクセスメモリ
に対して改良されたりストア手法を提供することである
。

本発明の他の目的は、改良されたアクティブサイクルを
有するＤＲＡＭを提供することでおる。

本発明のさらに目的とするところは、ＤＲＡＭに対する
改良されたりストアタイミングスキームを提供すること
である。

（問題点を解決するための手段） 本発明の前記及びそれ以外の目的は、複数のビットライ
ン、この複数のビットラインに交差する複数のワードラ
イン、これらビットラインとワードラインとの交差点に
位置する複数のリフレッシュ可能なメモリセル、ロウデ
コーダ回路、それぞれのビットラインに結合された複数
のセンス増幅器、コラムデコーダ回路、共通データライ
ンに結合された２次センス増幅器、及びクロック回路を
有するダイナミックランダムアクセスメモリにおいて達
成される。各メモリセルは、エネーブルにされるそのそ
れぞれのワードラインに応答してメモリ内に格納された
データを表わす信号をそのそれぞれのビットラインに供
給する。ロウデコーダ回路は、ロウアドレスの取り込み
に応答して選択ワードラインをエネーブル状態に設定し
、ロウディスエーブル信号の取り込みに応答してワード
ラインのすべてをディスエーブル状態に設定する。

各センス増幅器はそれぞれのビットラインとエネーブル
化ワードラインに結合されたメモリセルによって供給さ
れたそれぞれのビットライン上の信号を増幅する。コラ
ムデコーダ回路は、コラムアドレスの取り込みに応答し
て共通データラインに選択ビットラインを結合するとと
もにクロック信号に応答して共通データラインから選択
ビットラインをディカップルする。２次センス増幅器は
、選択ビットラインから共通データラインに結合された
信号を増幅する。クロック回路は、コラムデコーダ手段
が共通データラインから選択ビットラインをディカップ
ルしてから所定時間経過後にロウディスエーブル信号を
クロック信号に応答して発生する。

（実施例） 第１図は、通常の場合アドレスバッファ回路１１、アレ
イ１２、ロウデコーダ１３、コラムデコーダ１４、クロ
ック回路１６、データライン対１７、データラインバイ
アス回路１８．２次増幅器１９、センス増幅器クロック
回路２１、コラムエネーブルジェネレータ２２、及び出
力バッファ２３を具備するメモリ１０を示す。アレイ１
２は、ビットラインとワードラインとの各々の交差部に
設けられたダイナミックランダムアクセスメモリセルを
有する複数の交差するワードラインとビットライン及び
ビットラインの８対に対するセンス増幅器を具備してい
る。第１図に示すアレイ１２は、メモリセル２５，２６
，２７，２８，２９゜３０．３１．３２と、センス増幅
器３３．３４と、結合トランジスタ３６．３７，３８．
３９と、ワードライン４１，４２，４３，４４と、ビッ
トライン４６，４７．４８．４９で構成されている。

データライン対１７はデータライン５１．５２で構成さ
れている。メモリアレイセル２５〜３２は記憶容量を有
するＰチャンネルトランジスタである。Ｐチャンネルト
ランジスタのこのような使用法は、Ｎチャンネルトラン
ジスタの使用のように一般的ではないにしても、この技
術分野では良く知られているものである。各メモリセル
２５〜３２は、制御入力、データ入／出力（Ｉｌｏ）、
及び基準端子を有している。すべてのメモリセル２５〜
３２の基準端子は、５ポルト電源電圧を取り込むための
正の電源供給端子であるＶＤＤに接続されている。

アドレスバッファ回路１１は、アドレス信号ＡＯ，Ａ１
．Ａ２．Ａ３．Ａ４．Ａ５．Ａ６．Ａ７゜及びＡ８を取
り込む。クロック１６は、ロウアドレスストローブ信号
＊ＲＡＳを取り込む。アスタリスク（＊）は、信号がロ
ジックロウのときアクティブであることを表わすために
使用されている。

アドレス信号ＡＯ−Ａ８はまず９本のロウアドレス信号
法に９本のコラムアドレス信号として多重化される。こ
れは２６２１４４箇所のメモリロケーションをアドレス
する手段を提供する。これは、２５６Ｋ　　ＤＲＡＭと
して公知の従来的なものである。アドレス信号ＡＯ〜へ
８は、ロウデコーダ１３とコラムデコーダ１４とに結合
されているアドレスバス５３上に多重化される。アドレ
スバッファ回路１１は、アドレス信号ＡＯ−Ａ８に応答
して、ロウアドレスとコラムアドレスとをバス４８に供
給する。代表的なＮＭＯ３ＤＲＡＭにおいては、ロウア
ドレスはロウアドレスストローブ信号＊ＲＡＳによって
クロックされ、コラムアドレスはコラムアドレスストロ
ーブ信号＊ＣＡＳによってクロックされる。しかしなが
らＣＭＯ３ＤＲＡＭにおいては、コラムアドレスとロウ
アドレスとの両者を信号＊ＲＡＳのみでタイミングをと
ることが有利であるとされている。メモリ１０Ｇ、ｔｃ
ＭＯ３ＤＲＡＭであり、このＣＭＯ３ＤＲＡＭ内の回路
１１、回路１６、デコーダ１３．１４、回路１８、増幅
器１９、及びバッファ２３のごとき制御回路のほとんど
が０ＭＯ３である。インアクティブ状態からアクティブ
状態への信号＊ＲＡＳの切り替わりに際して、クロック
回路１６はバッファエネーブル信号ＢＥを発生する。こ
の信号ＢＥに応答して、回路１１への入力として現れて
いるアドレス信号ＡＯ−Ａ８は、バッファ１１内にラッ
チされそしてロウアドレス信号としてバス５３に結合さ
れる。信号ＢＥは約４ナノ秒（ｎｓ）の間アクティブ状
態を保つ。アドレスバッフ１１１は、信号ＢＥがインア
クティブ状態の間、ラッチされたアドレスをバス５３に
供給する。回路１６は、信号＊ＲＡＳがアクティブでお
ることに応答して、アクティブ状態においてロウエネー
ブル信号ＲＯＥをロウデコーダ１３に供給する。アクテ
ィブ状態にある信号ＲＯＥが存在することにより、ロウ
デコーダ１３は、バス５３上にあるロウアドレスに応答
する。信号ＲＯＥは比較的短時間すなわち約４ｎｓの間
アクティブ状態になるが、この時間はロウデコーダ１３
がバス５３に取り込まれたロウアドレスをラッチするた
めに十分に長いものである。信号ＲＯＥかインアクティ
ブになった後は、ロウデコーダ１３はもはやバス５３上
の信号に応答しない。信号ＲＯＥは、ロウデコーダ１３
によって取り込まれたアドレスがバッファ１１によりラ
ッチ完了したロウアドレスであるときにのみアクティブ
になるように時間制御されている。

信号ＢＥは、信号ＢＥが前にインアクティブ状態に切替
わった後、所定の時間遅延をもって再びアクティブ状態
に切り換えられる。信号＊ＲＡＳのアクティブ化完了後
のこの２回目の信号ＢＥのアクティブ状態への切替わり
により、バッファ１１によって取り込まれたアドレス信
号ＡＯ〜へ８がコラムアドレスとしてバス５３に結合さ
れる。

コラムデコーダ１４は、コラムデコーダ１４がコラムエ
ネーブル信号＊ＣＯＥを取り込み完了後、バス５３上の
コラムアドレスに応答する。信号＊ＣＯＥはコラムエネ
ーブルジェネレータ２２からコラムデコーダ１４によっ
て取り込まれる。ジェネレータ２２は、センス増幅器３
３及び３４をもエネーブル化するセンス増幅器クロック
２１に応答して信号＊ＣＯＥを供給する。

ロウデコーダ１３は、バス５３からのロウアドレスの取
り込み及びラッチングに応答して、ワードライン４１〜
４４のうちの選択された１つをエネーブル状態にする。

説明を明確にするため、４本のワードラインのみを示し
である。２５６ＫＤＲＡＭは周知のとおり、ここに示し
たものよりはるかに多いワードライン、ビットライン、
及びセンス増幅器を有している。エネーブル化ワードラ
インは、エネーブル状態にラッチされる。選択されたワ
ードラインがエネーブル状態になった後、ロウデコーダ
１３は、このロウデコーダ１３に結合されているクロッ
ク２１に作用してジェネレータ２２に信号＊ＣＯＥをア
クティブ化せしめるとともにセンス増幅器３３及び３４
をエネーブル化せしめる。信号＊ＣＯＥのアクティブ化
は、センス増幅器３３および３４がそれらが結合されて
いるビットラインに信号を発生した後に、コラムデコー
ダ１４をアクティブ化するように時間制御されている。

センス増幅器３３はビットライン４６゜４７に結合され
ている。センス増幅器３４はビットライン４８．４９に
結合されている。メモリセル２５．２６は、ワードライ
ン４１に接続されているそれらの制御入力を有している
。メモリセル２７．２８は、ワードライン４２に接続さ
れているそれらの制御入力を有している。メモリセル２
９．３０は、ワードライン４３に接続されているそれら
の制御入力を有している。メモリセル３１．３２は、ワ
ードライン４４に接続されているそれらの制御入力を有
している。メモリセル２５．２９は、ビットライン４６
に接続されているそれらのデータＩ１０を有している。

メモリセル２７，３１は、ビットライン４７に接続され
ているそれらのデータＩ１０を有している。メモリセル
２６，３０は、ビットライン４８に接続されているそれ
らのデータＩ１０を有している。メモリセル２８，３２
は、ビットライン４９に接続されているそれらのデータ
Ｉ１０を有している。ロウアドレスがワードライン４２
を選択しているものと仮定すると、ワードライン４２は
それをロジックハイからロジックロウに切り換えるロウ
デコーダによってエネーブル状態に設定される。このこ
とは、メモリセル２７，２８にデータをビットライン４
７．４９にそれぞれ出力せしめる。ビットライン４６．
４８に沿うメモリセルはエネーブル状態に設定されない
。ビットライン４６．４７はビットライン対５６を構成
し、ビットライン４８．４９はビットライン対５７を構
成している。

センス増幅器３３．３４はそれぞれビットライン対５６
．５７に接続されている。ワードライン４２がエネーブ
ル状態になる前に、ビットライン対５６．５７はセンス
増幅器３３．３４によって約（１／２）■Ｄｏに等化さ
れる。センス増幅器によるビットラインの等化は、クロ
ック２１によって取り込まれるアクティブ信号＊ＣＯＥ
に応答してクロック２１の制御下で達成される。ワード
ライン４２がエネーブル状態になった後、クロック２１
はセンス増幅器３３．３４をエネーブル状態に設定し、
それによりセンス増幅器３３．３４はデータをそれぞれ
ビットライン４７．４９に出力するメモリセル２７．２
８によって生じた電圧差の増幅を開始する。センス増幅
器３３．３４がビットライン対５６．５７上の差の増幅
を開始した直後、コラムデコーダ１４によって選択され
たビットライン対はデータライン対１７に結合される。

コラムデコーダ１４は複数の出力を有している。

これら出力の１つはコラムアドレスによってアクティブ
になるべく選択される。第１及び第２の出力のみが第１
図に示しである。カップリングトランジスタ３６．３７
は、コラムデコーダ１４の第１の出力に接続されている
制御ゲートを有している。カップリングトランジスタ３
８．３９は、コラムデコーダ１４の第２の出力に接続さ
れている制御ゲートを有している。トランジス°り３６
は、データライン５１に接続されている第１の電流電極
と、ビットライン４６に接続されている第２の電流電極
とを有している。トランジスタ３７は、データライン５
２に接続されている第１の電流電極と、ビットライン４
７に接続されている第２の電流電極とを有している。ト
ランジスタ３８は、データライン５１に接続されている
第１の電流電極と、ビットライン４８に接続されている
第２の電流電極とを有している。トランジスタ３９は、
データライン５２に接続されている第１の電流電極と、
ビットライン４９に接続されている第２の電流電極とを
有している。トランジスタ３６〜３９は、ＮチＶンネル
トランジスタである。ビットライン対５６はトランジス
タ３６．３７を経由してデータライン対１７に結合され
ている。デコーダ１４の第１の出力は、コラムアドレス
によってロジックハイにおいてアクティブになるべく選
択される。ロジックハイは、信号＊ＣＯＥがアクティブ
になるまで、デコーダ１４によってもたらされない。信
号＊ＣＯＥは、センス増幅器がビットライン対土の電圧
差の増幅を開始する後までビットライン対がデータライ
ン対１７に結合されないような制御を提供する。

データライン５１．５２は、ワードラインがエネーブル
状態になる前にその電圧においてビットラインが等化さ
れる電圧に概ね等しい電圧にプリチャージされている。

この電圧は概ね（１／２）ｖｏｏであるが、（１／２）
Ｖ、Ｄよりも数１／１０ボルト高い電圧である。データ
ライン５１．５２のこのバイアスは、データライン５１
に接続されている第１の出力、データライン５２に接続
されている第２の出力、’ＶＤＤに接続されている第１
の電源取り込み端子、及びグランドに接続されている第
２の電源取り込み端子を有するバイアス回路１８によっ
て実現されている。データライン５１゜５２を概ね（１
／２）ＶＤＤにバイアスすることによって、増幅器１９
をその最適利得領域にバイアスする利点をもたらす。増
幅器１９のごとき従来型のＣＭＯ３差動増幅器に関する
「利得対バイアス電圧」のプロット図を第２図に示しで
ある。バイアス電圧が電源電圧の約７０％に達する時点
で、利得は著しく減少する。従って、バイアス電圧は電
源電圧の７０％を超過しないある中間の電圧にあること
が望ましい。バイアス回路１８は、＊ＲＡｓのアクティ
ブ化に応答してデータライン対土に所望のバイアス電圧
を設定する。バイアス回路１８の第１の部分は信号＊Ｃ
ＯＥによって制御され、第２の部分は書込信号＊Ｗによ
って制御されている。信号＊Ｗによって制御されている
バイアス回路１８の第２の部分は、信号＊Ｗがインアク
ティブであるとき、すなわちメモリ１０が読取りモード
にあるときにアクティブになる。バイアスの第１の部分
の印加はアクティブ信号＊ＣＯＥの取り込みに応答して
バイアス回路１８によって終止せしめられる。コラムデ
コーダは信号＊ＣＯＥがアクティブ状態になるまでアク
ティブ化されないので、バイアス回路１８はビットライ
ン対がデータライン対１７に結合されるともはや全バイ
アスを供給しないことになる。信号＊ＣＯＥがアクティ
ブ状態になると、ビットライン対が選択され、このこと
は事実上データライン対１７に結合されるべきセンス増
幅器を選択することになる。バイアス回路１８の第２の
部分は、データライン対にバイアスが全熱印加されない
場合にセンス増幅器が設定することになるバイアスをオ
フセットするべく選択されたセンス増幅器のデータライ
ン対１７への結合時にアクティブの状態を存続する。

このことはデータライン対１７を２次増幅器１９の高利
得領域内にバイアス保持するものである。

データライン１７上のバイアスによって増幅器１９がそ
の最適利得状態で作動することにより、データライン５
１．５２上にもたらされた電圧差は、データラインが電
源電圧に近くまたは電源電圧にバイアスされていた従来
技術の場合よりもさらに大きく増幅される。これによっ
て、データライン対１７に結合されている電圧差によっ
て表わされているデータの一層迅速なレゾリュージョン
をもたらすことになる。増幅器１９は、データライン５
１．５２によって供給された差入力の増幅出力である出
力を有している。出力バッファ２３は、増幅器１９の出
力に接続されている入力と、メモリ１０の出力として出
力データ信号Ｄｏを提供する出力を有している。この出
力バッファ２３はスレッショルドを有し、このスレッシ
ョルドにおいて必要に応じてデータ信＠ＤＯを確実に出
力する。出力バッファＤｏのこのスレッショルドは、増
幅器１９の機能的利得を増大せしめたこと、すなわちデ
ータラインを中間電圧にバイアスしたことによって、一
層迅速に到達する。

出力バッファ２３は、アクティブである信号＊ＣＡＳに
応答して信号Ｄｏとしてその入力上に供給されるデータ
をクロックする。データが一層早めにレディ状態になる
ので、アクティブになる信号＊ＲＡＳと有効である信号
Ｄｏとの間の時間の設計仕様が緩和される。

ビットライン対５６がデータライン対１７に結合されて
いる既述の例に関しては、ビットライン４６とビットラ
イン４７はアクセスしたメモリセルすなわちメモリセル
２７の最適リストアに必要な十分な電圧隔離に到達しな
い。最適リストアのためには、一方のビットラインはグ
ランドになりそして他方のビットラインはＶＤＤになる
ぺぎである。メモリセル２７がロジックハイを格納して
いた場合は、最適リストアのためにはビットライン４７
はＶＤＤにあるべきである。反対にメ尤リセル２７がロ
ジックロウを格納していた場合は、最適リストアのため
にはビットライン４７はグランドにあるべきである。ビ
ットライン４６及び４７はデータライン対１７に結合さ
れているので十分に隔離されない。アクセスされていな
いビットライン対のすべては、選択されていないビット
ライン上のアクセスされたセルが十分にリフレッシュさ
れるように、十分に隔離される。過去においては、コラ
ムデコーダとロウデコーダの両者は同時にディスエーブ
ル状態に設定されていた。コラムデコ−ダをディスエー
ブルすることによって、選択されたビットラインをデー
タラインからディカップルしていた。ロウデコーダをデ
ィスエーブルするゝことによって、選択されたワードラ
インを含みワードラインのすべてをディスエーブルして
いた。

選択されたワードラインがいったんディスエーブルされ
ると、そのワードラインに沿うメモリセルのリストアは
完了する。

最適なりストアを達成するために、コラムデコーダ１４
はロウデコーダ１３がディスエーブルされｇ前にディス
エーブルされる。以前に選択されたビットライン、すな
わち説明の例のビットライン４６及び４７は、選択され
たワードラインすなわちワードライン４２がエネーブル
されている間に十分隔離される。ワードライン４２がエ
ネーブル状態にあると、選択されたメモリセル２７もや
はりリストアされる。コラムデコーダ１４は、信号＊Ｒ
ＡＳがインアクティブとなるのに応答してディスエーブ
ルされる。しかし、ロウデコーダ１３は信号＊ＲＡＳが
インアクティブになるのに続く所定の遅延時間までディ
スエーブル状態にならない。ロウデコーダ１３は、アク
ティブになる、クロック１６から取り込まれるロウデコ
ーダディスエーブル信号ＲＤに応答してディスエーブル
される。信号ＲＤは、＊ＲＡＳのインアクティブ状態へ
の切り替え完了の約１５ｎＳ後にアクティブになる。こ
のことは、選択されたビットライン対すなわちビットラ
イン対５６がデータライン対すなわちデータライン対１
７からディカップルされた後約１５ｎｓの間、選択され
たワードラインをエネーブル状態に保つ効果を有する。

ビットライン対５６がデータライン１７からディカップ
ルされた状態で、センス増幅器３３はビットライン゛４
６と４７の隔離を完了する。ビットライン対１７がデー
タライン対１７からディカップルされた後ワードライン
４２がエネーブル状態にある１５ｎｓ以内に、ビットラ
イン４６と４７の一方がＶＤＤにもちこまれ、そして他
方がグランドにもちこまれる。メモリセル２７の最適リ
ストアはこのようにして達成される。この最適リストア
は、信号＊ＲＡＳがアクティブ状態になければならない
時間を増大せしめることなく達成される。信号＊ＲＡＳ
がアクティブ状態になければならない最小時間期間は、
最小アクティブサイクルタイムとして知られている。こ
のアクティブサイクルタイムは、上記のとおりこのリフ
レッシュ動作によって影響されない。さらに、このリス
トア達成に関して信号＊ＣＡＳに対する依存性は全熱な
いものである。カップリングトランジスタ３６と３７の
利得もビットライン上の負荷効果を減少せしめる目的で
減少の必要がない。カップリングトランジスタ３６〜３
９の利得は、メモリセルの適切なりストアを得る目的で
速度の犠牲を必要としない範囲で選択することができる
。

第３図にバイアス回路１８の回路図を示す。回路１８は
、第１の部分すなわち部分６８と、第２の部分すなわち
部分６９とを有している。この第１の部分はＮチャンネ
ルトランジスタ７０，７１゜７２．７３とＰチャンネル
トランジスタ７４゜７５．７６とによって構成されてい
る。トランジスタ７０は、信号ＲＡＳを取り込むための
ゲート、グランドに接続されたソース、及びノード７１
に接続されたドレーンを有している。トランジスタ７４
は、信号ＲＡＳを取り込むためのゲート、ＶＤＤに接続
されたソース、及びノード７７に接続されたドレーンを
有してい、る。トランジスタ７１は、信号＊ＣＯＥを取
り込むためのゲート、グランドに接続されたソース、及
びノード７７に接続されたドレーンを有している。トラ
ンジスタ７２は、ノード７７に接続されたソース、及び
データライン５１に接続されたゲートとドレーンを有し
ている。トランジスタ７３は、ノード７７に接続された
ソース、及びデータライン５２に接続されたゲートとド
レーンを有している。トランジスタ７５は、信号ＲＡＳ
を取り込むためのゲート、データライン５１に接続され
たドレーン、及びＶＤＤに接続されたソースを有してい
る。トランジスタ７６は、信号ＲＡＳを取り込むための
ゲート、データライン５２に接続されたドレーン、及び
ＶＤＤに接続されたソースを有している。第２の部分６
９は、Ｎチャンネルトランジスタ７８と７９とによって
構成されている。トランジスタ７８は、信号＊Ｗを取り
込むためのゲート、ＶＤＤに接続されたドレーン、及び
データライン５１に接続されたソースを有している。ト
ランジスタ７９は、信号＊Ｗを取り込むためのゲート、
ＶＤＤに接続されたドレーン、及びデータライン５２に
接続されたソースを有している。バイアス回路１８はざ
らに、信号＊ＲＡＳに対する相補信号として発生する信
号ＲＡＳを取り込むための第１の入力と信号＊ＣＯＥを
取り込むための第２の入力、及び信号ＲＣＯＥをもたら
す出力を有するＮＡＮＤゲート９０を具備している。第
３図はざらに、カップリングトランジスタ３６と３７、
ビットライン４６と４７、及びセンス増幅器３３を示し
ている。センス増幅器３３は、Ｎチャンネルトランジス
タ８２と８３とから成るＮチャンネル増幅器８１、Ｐチ
ャンネルトランジスタ８５と８６とから成るＰチャンネ
ル増幅器８４、及びＰチャンネルクロック用トランジス
タ８７とから構成されている。交差結合Ｐチャンネル増
幅器と並列の交差結合Ｎチャンネル増幅器を有するセン
ス増幅器３３の構成はＣＭＯＳセンス増幅器に関して一
般的なものでおる。センス増幅器３３は、クロック回路
２１からの信号ＣＬ１とＣ１０によってクロックされる
ように示しである。カップリングトランジスタ３６と３
７はコラムデコーダ１４からのコラムデコーダ信号ＣＤ
１によってクロックされるように示しである。

信＠ＲＡ　Ｓがロジックロウにおいてインアクティブで
ありメモリ１０がインアクティブサイクルにあることを
示しているときは、トランジスタ７５と７６はデータラ
イン５１と５２をＶＤＤにプリチャージし、そしてトラ
ンジスタ７４はノード７７をＶＤＤにプリチャージする
。信号ＲＡＳがインアクティブでおるときは、トランジ
スタ７０は導通していない。アクティブサイクル時、信
号＊ＲＡＳがロジックロウに切り替わるのに応答して信
号ＲＡＳはロジックロウにおいてアクティブ状態になる
。トランジスタ７０が導通になるとトランジスタ７４と
７５と７６は非導通になる。信号＊　Ｒ’　Ａ　Ｓのア
クティブ化に応答して信＠ＲＣＯＥはロジックハイに切
替わる。信号ＲＣＯＥがロジックハイである間、トラン
ジスタ７１は導通となる。メモリ１０が、信号＊Ｗがロ
ジックハイであることによって示される読取りモードに
あるときは、トランジスタ７８と７９は導通となる。ト
ランジスタ７１は、トランジスタ７２と７３の利得に関
して比較的に高い利得に選択されている。トランジスタ
７１はこれによってノード７７をグランドに非常に近い
電位に引き込む。データライン５１と５２は、■８．か
ら（１／２）ｖＤｏよりも数１／１０ボルト高い所定の
バイアス電位に向かって放電を開始する。この所定のバ
イアス電位は、トランジスタ７８，７９，７２，７３．
及び７１の利得を選択することによって得られる。トラ
ンジスタ７８と７２は、データライン５１上にバイアス
電位を設定するための抵抗分割器を形成している。トラ
ンジスタ７９と７３は、データライン５２上にバイアス
電位を設定するための抵抗分割器を形成している。所望
のバイアス電位は、トランジスタ７２に対するトランジ
スタ７８の利得と、トランジスタ７３に対するトランジ
スタ７９の利得の比を選択することによって得られる。

放電の割合は、トランジスタ７２と７３の利得及びデー
タライン５１と５２の容量に主として関係する。

データライン５１と５２は非常に長いので高容量性であ
る。トランジスタ７２と７３は、時間信号＊ＣＯＥがロ
ジックロウに切り替わる前にデータライン５１と５２が
（１／２＞ＶＤＤより数１／１０ボルト高い所望のバイ
アスレベルに放電されるような利得を有する。信号＊Ｃ
ＯＥは、信号＊ＲＡＳがロジックロウに切替わるのに所
定時間遅れてロジックロウに切替わる。信号＊ＣＯＥは
ロジックロウに切替わり、コラムデコーダ１４に作用し
て１対のビットラインをデータライン５１と５２に結合
せしめる。バイアス回路１８は、選択されたビットライ
ンがそこに接続される前にデータライン５１と５２の制
御を解放するべきである。

信号ＲＣＯＥはこの目的のために便宜的に生成されてい
る。信号ＲＣＯＥを使用することによって、データがビ
ットラインに結合される直前にバイアス回路１Ｂの第２
の部分６８をディスエーブルすることかできる。このこ
とは、データライン５１と５２が所望のバイアスからド
リフトするために使用できる時間を最小化するように、
データライン５１と５２の制御をあまりにも早急に解放
しない利点をもたらしている。トランジスタ７０はアク
ティブサイクルの全期間にわたって導通状態を保ち、ノ
ード７７が非所望の電圧にドリフトすることを防止する
。０ＭＯ３においては、可能性があるラッチアップ問題
に起因するノードの浮動を防止することが特に望ましい
。

ビットライン４６と４７のごときビットライン対がデー
タライン５１と５２に結合されると、センス増幅器３３
によって生じたデータは、データライン５１と５２の隔
離を開始する。Ｎチャンネルトランジスタ８２と８３は
増幅の前段において、その傾向がデータラインが低い電
圧においてバイアスされるように働く点で、最大の効果
を有する。

トランジスタ７８と７９は、Ｎチャンネルトランジスタ
８２と８３の電流引き込みを整合させるため導通状態に
保持される。この結果としてビットライン５１と５２の
隔離は所望のバイアス電圧の近くを中心として行なわれ
る。隔離の割合はトランジスタ７８と７９を導通状態に
保持することによって著しく影響を受けないか隔離の中
心点は影響を受ける。この結果、増幅器１９は高利得バ
イアス領域に保持される。

多くの所望の利点をもたらす電圧範囲はかなり広い。主
たる所望事項は、バイアス電圧を２次増幅器すなわち増
幅器１９の最大利得領域におくことでおり、この領域は
ＶＤＤの３０％から７０％の範囲にある。他のアプロー
チは、ビットラインの等化に使用したものとほとんど同
じである。データライン５１と５２は、ＶＤＤとグラン
ドの間に完全に隔離可能となり、次に概ね（１／２）Ｖ
、ｏに等化され、そしてさらにビットライン対が結合さ
れる直前に解放される。回路１８は、メモリ装置１０の
作動にすでに必要とされているもの以外の付加的なタイ
ミング信号を必要としない。そのうえ、回路１８はビッ
トライン上のバイアス電圧を整合せしめる好条件を提供
している。

従来のＮＭＯ３ＤＲＡＭのメモリセルかアクセスされか
う対応するデータの出ツクが完了すると、ＤＲＡＭはイ
ンアクティブサイクルに移行しこの間にビットラインの
プリチャージが通常の場合性なわれる。このインアクテ
ィブサイクルもプリチャージサイクルとして周知のもの
でおる。プリチャージがインアクティブサイクル中に起
るので、実行されるべきリフレッシュ処理はすべてこの
サイクルのアクティブ部分で実施されなければならなか
った。従って、リフレッシュはアクティブサイクルに必
要な時間の一部であった。第１図のメモリ１０のごとき
０ＭＯ８ＤＲＡＭにおいては、プリチャージ作用がイン
アクティブサイクルまで残らないように、ビットライン
はアクティブサイクルの初めの部分において中間電圧で
等化される。

インアクティブサイクルは事実上無関係なほど短いもの
である。従って、リストアを完了させるべくインアクテ
ィブサイクルに付加された短い時間はユーザにとって重
要なものではない。

（発明の効果） 以上の説明のとおり、本発明のＤ　ＲＡ　Ｍリストア手
法によれば、データラインからビットラインがディカッ
プルされてから所定の時間の間ワードラインをエネーブ
ル状態に保つことによって、メモリセルの十分なリフレ
ッシュを行なうことができ、ダイナミックランダムアク
セスメモリの作動速度を増大させることができる。

【図面の簡単な説明】

第１図は本発明の好ましい実施例に基づくメモリ装置の
ブロック回路図、 第２図は従来のＣＭＯ８２次増幅器の刊行特性を示すグ
ラフ、そして 第３図は本発明の好ましい実施例に基づく第１図のメモ
リ装置のデータラインをバイアスするための回路を示す
電気回路図でおる。 １０：メモリ装置、　１７：データライン対、４１〜４
４：ワードライン、　５６．５７：ビットライン対、　
６８：バイアス回路１８の第１の部分、　６９：バイア
ス回路１８の第２の部分、　７０〜７３：Ｎチャンネル
トランジスタ、　７４〜７６：Ｐチャンネルトランジス
タ、７７：ノード、　８１：Ｎチャンネル増幅器、８４
：Ｐチャンネル増幅器。

Claims (1)

1. 【特許請求の範囲】 １、複数のビットライン、 この複数のビットラインと交差する複数のワードライン
   、 ビットラインとワードラインとのそれぞれの交差部に存
   在して、各々が、エネーブルになるそのそれぞれのワー
   ドラインに応答して、その中に格納されているデータを
   表わす信号をそのそれぞれのビットラインに供給する複
   数のリフレッシュ可能なメモリセル、 ロウアドレスの取り込みに応答して選択されたワードラ
   インをエネーブルにするとともにロウディスエーブル信
   号の取り込みに応答してワードラインのすべてをディス
   エーブルにするロウデコーダ手段、 それぞれのビットラインに結合され、各々が、それぞれ
   のビットラインとエネーブルされたワードラインに結合
   されたメモリセルによって供給されたそれぞれのビット
   ライン上の信号を増幅する複数のセンス増幅器、 コラムアドレスの取り込みに応答して共通データライン
   に選択されたビットラインを結合するとともにクロック
   信号に応答して共通データラインから選択ビットライン
   をディカップルするコラムデコーダ手段、 共通データラインに結合され、選択ビットラインから共
   通データラインに結合された信号を増幅する２次センス
   増幅器、及び コラムデコーダ手段が共通データラインから選択ビット
   ラインをディカップルしてから所定時間経過後、ロウデ
   ィスエーブル信号をクロック信号に応答して発生するク
   ロック手段 を具備することを特徴とするダイナミックランダムアク
   セスメモリ装置。 ２、さらに 第１の外部発生クロック信号がアクティブであることに
   応答してビットラインを所定の電圧に設定するビットラ
   インプリチャージ手段 を具備する特許請求の範囲第１項に記載のメモリ装置。 ３、前記２次増幅器は電源電圧を取り込むため第１及び
   第２の電源供給端子に結合され、かつさらに、コラムデ
   コーダ手段が選択ビットラインを共通データラインに結
   合する前に、前記第１及び第２の電源供給端子間に供給
   された電圧の中間の電圧にデータラインをバイアスする
   バイアス手段を具備する特許請求の範囲第１項に記載の
   メモリ装置。