JPH0850793A - データ出力バッファ制御回路 - Google Patents
データ出力バッファ制御回路Info
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- JPH0850793A JPH0850793A JP7016997A JP1699795A JPH0850793A JP H0850793 A JPH0850793 A JP H0850793A JP 7016997 A JP7016997 A JP 7016997A JP 1699795 A JP1699795 A JP 1699795A JP H0850793 A JPH0850793 A JP H0850793A
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- address transition
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
(57)【要約】
【目的】 本発明の目的は、リペアしたメモリ セルの
有無によりデータ出力バッファの駆動時点を調節し、正
常なメモリセルのみの半導体メモリ装置の読み取り速度
を向上させることができ、リペアした半導体メモリ装置
の出力データ信号をエラーから防ぐことができるデータ
出力バッファ制御回路を提供することにある。 【構成】 本発明は、アドレス信号の転移を検出しパル
ス態様のアドレス転移検出信号を発生するアドレス転移
検出器と、メモリ セルのリペアの有無に伴い製作者に
より設けられた論理値を有する遅延調整信号を発生する
遅延調整器と、前記アドレス転移検出信号から前記遅延
調整信号の論理値による期間だけ経過した時点で出力イ
ネーブル信号を発生し、前記出力イネーブル信号により
前記データ出力バッファの動作時点を制御する出力イネ
ーブル発生器とを備える。
有無によりデータ出力バッファの駆動時点を調節し、正
常なメモリセルのみの半導体メモリ装置の読み取り速度
を向上させることができ、リペアした半導体メモリ装置
の出力データ信号をエラーから防ぐことができるデータ
出力バッファ制御回路を提供することにある。 【構成】 本発明は、アドレス信号の転移を検出しパル
ス態様のアドレス転移検出信号を発生するアドレス転移
検出器と、メモリ セルのリペアの有無に伴い製作者に
より設けられた論理値を有する遅延調整信号を発生する
遅延調整器と、前記アドレス転移検出信号から前記遅延
調整信号の論理値による期間だけ経過した時点で出力イ
ネーブル信号を発生し、前記出力イネーブル信号により
前記データ出力バッファの動作時点を制御する出力イネ
ーブル発生器とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置のデ
ータ出力バッファ(data output buffer)を制御する回路
に関し、特にメモリ セルのリペア(Repair)有無により
データ出力バッファの駆動時点を調整して正常なメモリ
セルのみを含む半導体メモリ装置の読み取り速度を向上
させることができるデータ出力バッファ制御回路に関す
る。
ータ出力バッファ(data output buffer)を制御する回路
に関し、特にメモリ セルのリペア(Repair)有無により
データ出力バッファの駆動時点を調整して正常なメモリ
セルのみを含む半導体メモリ装置の読み取り速度を向上
させることができるデータ出力バッファ制御回路に関す
る。
【０００２】
【従来の技術】一般的に、データ出力バッファ制御回路
は、メモリ セルから読み取られたデータがデータ出力
バッファの入力ラインに致る時点に同期した出力イネー
ブル信号を発生しなければならない。しかし、前記読み
取られたデータ信号はメモリセル等の内部にリペアした
メモリ セルがある場合には、メモリ セル等の内部に
リペアしたメモリ セルがない場合に比べて遅く前記デ
ータ出力バッファの入力ラインに致る。即ち、リペアし
たメモリ セル等を含む半導体メモリ装置は、リペアし
たメモリ セルを含まない半導体メモリ装置に比べデー
タ読み取り速度が遅くなる。前記リペア メモリ セル
の存在により前記データ信号の読み取り信号が遅くなる
ため、前記データ出力バッファは、早い時点で印加され
る前記データ出力バッファ制御回路からの出力イネーブ
ル信号だと、エラーデータを発生することになる。
は、メモリ セルから読み取られたデータがデータ出力
バッファの入力ラインに致る時点に同期した出力イネー
ブル信号を発生しなければならない。しかし、前記読み
取られたデータ信号はメモリセル等の内部にリペアした
メモリ セルがある場合には、メモリ セル等の内部に
リペアしたメモリ セルがない場合に比べて遅く前記デ
ータ出力バッファの入力ラインに致る。即ち、リペアし
たメモリ セル等を含む半導体メモリ装置は、リペアし
たメモリ セルを含まない半導体メモリ装置に比べデー
タ読み取り速度が遅くなる。前記リペア メモリ セル
の存在により前記データ信号の読み取り信号が遅くなる
ため、前記データ出力バッファは、早い時点で印加され
る前記データ出力バッファ制御回路からの出力イネーブ
ル信号だと、エラーデータを発生することになる。
【０００３】前記のような問題が発生することを防ぐた
め、アドレス転移検出器からのアドレス転移検出信号を
遅延させるため、インバータ チェーン及びキャパシタ
ーでなる遅延器を含むデータ出力バッファ制御回路が提
案されている。前記遅延器を含む従来のデータ出力バッ
ファ制御回路は半導体メモリ装置がリペアしたメモリセ
ルを含む場合、データ出力バッファの入力ラインに供給
されるメモリ セル等からの読み取られたデータ信号と
同期した出力イネーブル信号を発生し、データ出力バッ
ファをして前記データ信号を正確に緩衡できるようにし
た。
め、アドレス転移検出器からのアドレス転移検出信号を
遅延させるため、インバータ チェーン及びキャパシタ
ーでなる遅延器を含むデータ出力バッファ制御回路が提
案されている。前記遅延器を含む従来のデータ出力バッ
ファ制御回路は半導体メモリ装置がリペアしたメモリセ
ルを含む場合、データ出力バッファの入力ラインに供給
されるメモリ セル等からの読み取られたデータ信号と
同期した出力イネーブル信号を発生し、データ出力バッ
ファをして前記データ信号を正確に緩衡できるようにし
た。
【０００４】
【発明が解決しようとする課題】しかし、半導体メモリ
装置がリペアしたメモリ セルを含んでいない場合に
は、従来のデータ出力バッファ制御回路は前記データ出
力バッファの入力ラインに供給されるメモリ セルから
の前記読み取られたデータ信号より遅延器の遅延時間だ
け遅延した出力イネーブル信号を発生しデータ出力バッ
ファの入力に対する応答速度を低下させる。このため、
従来のデータ出力バッファ制御回路はリペアしたメモリ
セルを有しない半導体メモリ装置のデータ読み取り速
度を低下させる問題点を有している。
装置がリペアしたメモリ セルを含んでいない場合に
は、従来のデータ出力バッファ制御回路は前記データ出
力バッファの入力ラインに供給されるメモリ セルから
の前記読み取られたデータ信号より遅延器の遅延時間だ
け遅延した出力イネーブル信号を発生しデータ出力バッ
ファの入力に対する応答速度を低下させる。このため、
従来のデータ出力バッファ制御回路はリペアしたメモリ
セルを有しない半導体メモリ装置のデータ読み取り速
度を低下させる問題点を有している。
【０００５】よって、本発明の目的は正常なメモリセル
のみの半導体メモリ装置の読み取り速度を向上させるこ
とができ、しかも、リペアした半導体メモリ装置の出力
データ信号のエラーを防ぐことができるように、リペア
したメモリ セルの有無によりデータ出力バッファの駆
動時点を調節するデータ出力バッファ制御回路を提供す
ることにある。
のみの半導体メモリ装置の読み取り速度を向上させるこ
とができ、しかも、リペアした半導体メモリ装置の出力
データ信号のエラーを防ぐことができるように、リペア
したメモリ セルの有無によりデータ出力バッファの駆
動時点を調節するデータ出力バッファ制御回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ出力バッファ制御回路は、アドレス
信号の転移を検出しパルス態様のアドレス転移検出信号
を発生するアドレス転移検出手段と、メモリ セルのリ
ペアの有無に伴い製作者により設定した論理値を有する
遅延調整信号を発生する遅延調整手段と、前記アドレス
転移検出信号から前記遅延調整信号の論理値による期間
だけ経過した時点から出力イネーブル信号を発生し、前
記出力イネーブル信号により前記データ出力バッファの
動作時点を制御する出力イネーブル発生手段とを備え
る。
め、本発明のデータ出力バッファ制御回路は、アドレス
信号の転移を検出しパルス態様のアドレス転移検出信号
を発生するアドレス転移検出手段と、メモリ セルのリ
ペアの有無に伴い製作者により設定した論理値を有する
遅延調整信号を発生する遅延調整手段と、前記アドレス
転移検出信号から前記遅延調整信号の論理値による期間
だけ経過した時点から出力イネーブル信号を発生し、前
記出力イネーブル信号により前記データ出力バッファの
動作時点を制御する出力イネーブル発生手段とを備え
る。
【０００７】
【作用】前記構成により、本発明のデータ出力バッファ
は半導体メモリ装置にリペアしたメモリ セルが含まれ
ているか否かによりデータ出力バッファの動作時点を調
節することができる。このため、本発明は半導体メモリ
装置がリペアしたメモリセルを含む場合、前記データ出
力バッファがデータ信号を安定的に緩衡できるようにす
る。また、本発明は半導体メモリ装置が正常のメモリ
セル等だけを含む場合に、前記データ出力バッファを速
やかに駆動し半導体メモリ装置の読み取り速度を向上さ
せることができる。
は半導体メモリ装置にリペアしたメモリ セルが含まれ
ているか否かによりデータ出力バッファの動作時点を調
節することができる。このため、本発明は半導体メモリ
装置がリペアしたメモリセルを含む場合、前記データ出
力バッファがデータ信号を安定的に緩衡できるようにす
る。また、本発明は半導体メモリ装置が正常のメモリ
セル等だけを含む場合に、前記データ出力バッファを速
やかに駆動し半導体メモリ装置の読み取り速度を向上さ
せることができる。
【０００８】
【実施例】図１を参照すれば、第１入力ライン（１１）
からアドレス信号(AS)を入力するアドレス転移検出器
（１０）及び遅延調整信号（V FS）を発生する遅延調整
器（１４）とを備えた本発明の実施例によるデータ出力
バッファ制御回路が描かれている。前記アドレス転移検
出器（１０）は前記アドレス信号(AS)がハイ論理及び／
又はロー論理からロー論理及び／又はハイ論理側に変化
する場合、一定時間ハイ又はロー論理のパルスを有する
前記アドレス転移検出信号(/PC) を発生する。このアド
レス転移検出信号(/PC) は前記アドレス転移検出器（１
０）の出力ライン（２３）に送出される。
からアドレス信号(AS)を入力するアドレス転移検出器
（１０）及び遅延調整信号（V FS）を発生する遅延調整
器（１４）とを備えた本発明の実施例によるデータ出力
バッファ制御回路が描かれている。前記アドレス転移検
出器（１０）は前記アドレス信号(AS)がハイ論理及び／
又はロー論理からロー論理及び／又はハイ論理側に変化
する場合、一定時間ハイ又はロー論理のパルスを有する
前記アドレス転移検出信号(/PC) を発生する。このアド
レス転移検出信号(/PC) は前記アドレス転移検出器（１
０）の出力ライン（２３）に送出される。
【０００９】前記遅延調整信号（V FS）は、前記遅延調
整器（１４）の内部に含まれたヒューズ(Fuse)が製作者
により選択的に開放されることによりハイ論理又はロー
論理を有するよう設けられる。実際に、前記遅延調整信
号（V FS）は半導体メモリ装置がリペアしたメモリ セ
ルを有する場合にハイ論理を有する。
整器（１４）の内部に含まれたヒューズ(Fuse)が製作者
により選択的に開放されることによりハイ論理又はロー
論理を有するよう設けられる。実際に、前記遅延調整信
号（V FS）は半導体メモリ装置がリペアしたメモリ セ
ルを有する場合にハイ論理を有する。
【００１０】本実施例のデータ出力バッファ制御回路
は、前記アドレス転移検出器（１０）の前記出力ライン
（２３）からの前記アドレス転移検出信号（/PC)、及び
前記遅延調整器（１４）の出力ライン（２５）からの前
記遅延調整信号（V FS) を入力する出力イネーブル信号
発生器（１２）をさらに備える。前記出力イネーブル信
号発生器（１２）は、前記遅延調整器（１４）からの前
記遅延調整信号（V FS）の論理状態により前記アドレス
転移検出信号（/PC)を可変的に遅延させる。実際に、前
記遅延調整信号（V FS）がハイ論理を有する場合、前記
出力イネーブル信号発生器（１２）は前記アドレス転移
検出信号（/PC)を第１所定時間の間遅延させる。逆に、
前記遅延調整信号（V FS）がロー論理を有する場合、前
記出力イネーブル信号発生器（１２）は前記アドレス転
移検出信号（/PC)を前記第１所定時間より少ない第２所
定時間の間遅延させる。
は、前記アドレス転移検出器（１０）の前記出力ライン
（２３）からの前記アドレス転移検出信号（/PC)、及び
前記遅延調整器（１４）の出力ライン（２５）からの前
記遅延調整信号（V FS) を入力する出力イネーブル信号
発生器（１２）をさらに備える。前記出力イネーブル信
号発生器（１２）は、前記遅延調整器（１４）からの前
記遅延調整信号（V FS）の論理状態により前記アドレス
転移検出信号（/PC)を可変的に遅延させる。実際に、前
記遅延調整信号（V FS）がハイ論理を有する場合、前記
出力イネーブル信号発生器（１２）は前記アドレス転移
検出信号（/PC)を第１所定時間の間遅延させる。逆に、
前記遅延調整信号（V FS）がロー論理を有する場合、前
記出力イネーブル信号発生器（１２）は前記アドレス転
移検出信号（/PC)を前記第１所定時間より少ない第２所
定時間の間遅延させる。
【００１１】さらに、前記出力イネーブル信号発生器
（１２）は、前記第２乃至第４入力ライン等（１３、１
５及び１７）を経て第１及び第２制御信号（Φ1 、
Φ2 ）とカラム アドレス ストローブ(Column Addres
s Strobe) 信号（CAS)を入力する。また、前記出力イネ
ーブル信号発生器（１２）は、前記カラム アドレス
ストロボ信号(CAS) 、第１及び第２制御信号（Φ1 、Φ
2 ）と前記可変遅延したアドレス転移検出信号を論理演
算し所定論理（例えば、ハイ論理）の出力イネーブル信
号（OE) を発生する。前記出力イネーブル信号発生器
（１２）で発生した前記出力イネーブル信号（OE) は、
出力ライン（２７）を介してデータ出力バッファ（１
６）に供給される。結果的に、前記出力イネーブル信号
（OE) は、前記半導体メモリ装置がリペアしたメモリ
セルを含む場合、前記アドレス転移検出信号（/PC)から
第１所定時間ほど遅延した時点で発生し前記データ信号
（DO) と同期化される。これとは別に、前記半導体メモ
リ装置が正常のメモリ セル等だけを含む場合に、前記
出力イネーブル信号（OE) は前記アドレス転移検出信号
（/PC)から前記第１所定時間より少ない第２所定時間だ
け遅延された時点から発生する。前記第１制御信号（Φ
1 ）はカラム デコード(Column Decoding 図示せず）
から発生するカラム デコーディング(Column Decodin
g) 信号になることができ、また前記第２制御信号（Φ
2 ）は読み取り信号（Read) 信号になることができる。
（１２）は、前記第２乃至第４入力ライン等（１３、１
５及び１７）を経て第１及び第２制御信号（Φ1 、
Φ2 ）とカラム アドレス ストローブ(Column Addres
s Strobe) 信号（CAS)を入力する。また、前記出力イネ
ーブル信号発生器（１２）は、前記カラム アドレス
ストロボ信号(CAS) 、第１及び第２制御信号（Φ1 、Φ
2 ）と前記可変遅延したアドレス転移検出信号を論理演
算し所定論理（例えば、ハイ論理）の出力イネーブル信
号（OE) を発生する。前記出力イネーブル信号発生器
（１２）で発生した前記出力イネーブル信号（OE) は、
出力ライン（２７）を介してデータ出力バッファ（１
６）に供給される。結果的に、前記出力イネーブル信号
（OE) は、前記半導体メモリ装置がリペアしたメモリ
セルを含む場合、前記アドレス転移検出信号（/PC)から
第１所定時間ほど遅延した時点で発生し前記データ信号
（DO) と同期化される。これとは別に、前記半導体メモ
リ装置が正常のメモリ セル等だけを含む場合に、前記
出力イネーブル信号（OE) は前記アドレス転移検出信号
（/PC)から前記第１所定時間より少ない第２所定時間だ
け遅延された時点から発生する。前記第１制御信号（Φ
1 ）はカラム デコード(Column Decoding 図示せず）
から発生するカラム デコーディング(Column Decodin
g) 信号になることができ、また前記第２制御信号（Φ
2 ）は読み取り信号（Read) 信号になることができる。
【００１２】前記データ出力バッファ（１６）は、第５
入力ライン（１９）を経て前記メモリ セル等（図示せ
ず）からのデータ信号(DO)を入力する。前記出力イネー
ブル信号(OE)が所定論理（即ち、ハイ論理）を有する場
合、前記データ出力バッファ（１６）は駆動され前記第
５入力ライン（１９）からのデータ信号（DO) を緩衡す
る。さらに、前記データ出力バッファ（１６）は前記緩
衡されたデータ信号を出力ライン（２１）を経て外部に
送り出す。また、前記データ出力バッファ（１６）は、
前記発生時点が異なる前記出力イネーブル信号（OE) に
より駆動するので、半導体メモリ装置がリペアしたメモ
リ セルを含む場合にもデータ信号を安定的に緩衡する
ことができ、そして、半導体メモリ装置が正常のメモリ
セル等だけを含む場合にはデータ信号を速やかな時間
内に出力することができる。
入力ライン（１９）を経て前記メモリ セル等（図示せ
ず）からのデータ信号(DO)を入力する。前記出力イネー
ブル信号(OE)が所定論理（即ち、ハイ論理）を有する場
合、前記データ出力バッファ（１６）は駆動され前記第
５入力ライン（１９）からのデータ信号（DO) を緩衡す
る。さらに、前記データ出力バッファ（１６）は前記緩
衡されたデータ信号を出力ライン（２１）を経て外部に
送り出す。また、前記データ出力バッファ（１６）は、
前記発生時点が異なる前記出力イネーブル信号（OE) に
より駆動するので、半導体メモリ装置がリペアしたメモ
リ セルを含む場合にもデータ信号を安定的に緩衡する
ことができ、そして、半導体メモリ装置が正常のメモリ
セル等だけを含む場合にはデータ信号を速やかな時間
内に出力することができる。
【００１３】図２は、図１に示した出力イネーブル信号
発生器（１２）を詳しく示す。前記出力イネーブル信号
発生器（１２）は、図１に示したアドレス転移検出器
（１０）の出力ライン（２３）からの前記アドレス転移
検出信号（/PC)、図１に示した前記遅延調整器（１４）
の出力ライン（２５）からの前記遅延調整信号（V
FS）、及び図１に示した前記第４入力ライン（１７）
からの前記カラム アドレスストロボ信号（CAS)を入力
する可変用遅延器（１８）とを備える。前記可変用遅延
器（１８）は前記遅延調整信号（V FS）の論理状態によ
り、前記アドレス転移検出信号（/PC)を可変的に遅延さ
せ可変遅延信号（Φout ）を発生する。また前記カラム
アドレス ストロボ信号（CAS)は、前記可変用遅延器
（１８）に入力する前記アドレス転移検出信号（/PC)を
切り換えたり、又は前記可変用遅延器（１８）の出力ラ
イン（２９）側に出力する前記可変遅延した信号（Φ
out ）を切り換えることができる。前記可変遅延した信
号（Φout ）は、前記遅延調整信号（V FS）がハイ論理
を有する場合、前記第１所定時間ほど遅延し、反転した
前記アドレス転移検出信号（/PC)と同様な波形を有す
る。これとは別に、前記遅延調整信号（V FS）がロー論
理を有する場合、前記可変遅延した信号（Φout ）は、
前記第２所定時間ほど遅延及び反転した前記アドレス転
移検出信号（/PC)と同様な波形を有する。
発生器（１２）を詳しく示す。前記出力イネーブル信号
発生器（１２）は、図１に示したアドレス転移検出器
（１０）の出力ライン（２３）からの前記アドレス転移
検出信号（/PC)、図１に示した前記遅延調整器（１４）
の出力ライン（２５）からの前記遅延調整信号（V
FS）、及び図１に示した前記第４入力ライン（１７）
からの前記カラム アドレスストロボ信号（CAS)を入力
する可変用遅延器（１８）とを備える。前記可変用遅延
器（１８）は前記遅延調整信号（V FS）の論理状態によ
り、前記アドレス転移検出信号（/PC)を可変的に遅延さ
せ可変遅延信号（Φout ）を発生する。また前記カラム
アドレス ストロボ信号（CAS)は、前記可変用遅延器
（１８）に入力する前記アドレス転移検出信号（/PC)を
切り換えたり、又は前記可変用遅延器（１８）の出力ラ
イン（２９）側に出力する前記可変遅延した信号（Φ
out ）を切り換えることができる。前記可変遅延した信
号（Φout ）は、前記遅延調整信号（V FS）がハイ論理
を有する場合、前記第１所定時間ほど遅延し、反転した
前記アドレス転移検出信号（/PC)と同様な波形を有す
る。これとは別に、前記遅延調整信号（V FS）がロー論
理を有する場合、前記可変遅延した信号（Φout ）は、
前記第２所定時間ほど遅延及び反転した前記アドレス転
移検出信号（/PC)と同様な波形を有する。
【００１４】さらに、前記出力イネーブル信号発生器
（１２）は、前記可変用遅延器（１８）の出力ライン
（２９）から前記可変遅延信号（Φout ）を入力するNA
NDゲート（M1) を追加して備える。前記NANDゲート（M
1) は前記図１に示した第２及び第３入力ライン（１
３、１５）から第１及び第２制御信号（Φ1 、Φ2 ）を
入力する。尚、前記NANDゲート（M1) は前記可変遅延し
た信号（Φout ）を前記第１及び第２制御信号（Φ1 、
Φ2 ）とNAND演算し、前記NAND演算した結果を第１イン
バータ（ＩＶ１）に供給する。前記NANDゲート（M1) の
出力信号は前記可変遅延した信号（Φout ）、第１及び
第２制御信号（Φ1 、Φ2 ）が全てハイ論理を有する場
合にだけロー論理を有する。前記第１インバータ（ＩＶ
１）は前記NANDゲート（M1) の出力信号を反転させ前記
出力イネーブル信号を発生する。前記出力イネーブル信
号（OE) はハイ論理のパルスを有し、また出力ライン
（２７）を経て図１に示した前記データ出力バッファ
（１６）に供給される。
（１２）は、前記可変用遅延器（１８）の出力ライン
（２９）から前記可変遅延信号（Φout ）を入力するNA
NDゲート（M1) を追加して備える。前記NANDゲート（M
1) は前記図１に示した第２及び第３入力ライン（１
３、１５）から第１及び第２制御信号（Φ1 、Φ2 ）を
入力する。尚、前記NANDゲート（M1) は前記可変遅延し
た信号（Φout ）を前記第１及び第２制御信号（Φ1 、
Φ2 ）とNAND演算し、前記NAND演算した結果を第１イン
バータ（ＩＶ１）に供給する。前記NANDゲート（M1) の
出力信号は前記可変遅延した信号（Φout ）、第１及び
第２制御信号（Φ1 、Φ2 ）が全てハイ論理を有する場
合にだけロー論理を有する。前記第１インバータ（ＩＶ
１）は前記NANDゲート（M1) の出力信号を反転させ前記
出力イネーブル信号を発生する。前記出力イネーブル信
号（OE) はハイ論理のパルスを有し、また出力ライン
（２７）を経て図１に示した前記データ出力バッファ
（１６）に供給される。
【００１５】図３は、図２に示した前記可変用遅延器
（１８）を具体的に示す。
（１８）を具体的に示す。
【００１６】前記可変用遅延器（１８）は、図１に示し
た前記アドレス転移検出器（１０）の出力ライン（２
３）と第１ノード（Node.NO1) との間に接続した第２イ
ンバータ（ＩＶ２）と、前記第１ノード（NO1)と第２ノ
ード（NO2)との間に接続した第３インバータ（ＩＶ３）
と、さらに前記第２ノード（NO2)と図２に示した出力ラ
イン（２９）との間に接続した第４インバータ（ＩＶ
４）とを備える。前記第２乃至第４インバータ（ＩＶ２
乃至ＩＶ４）は、前記アドレス転移検出器（１０）の出
力ライン（２３）からの前記アドレス転移検出信号（/P
C)を、一つのインバータ チェーンとして自分等の伝播
遅延時間程ずつ遅延させる。
た前記アドレス転移検出器（１０）の出力ライン（２
３）と第１ノード（Node.NO1) との間に接続した第２イ
ンバータ（ＩＶ２）と、前記第１ノード（NO1)と第２ノ
ード（NO2)との間に接続した第３インバータ（ＩＶ３）
と、さらに前記第２ノード（NO2)と図２に示した出力ラ
イン（２９）との間に接続した第４インバータ（ＩＶ
４）とを備える。前記第２乃至第４インバータ（ＩＶ２
乃至ＩＶ４）は、前記アドレス転移検出器（１０）の出
力ライン（２３）からの前記アドレス転移検出信号（/P
C)を、一つのインバータ チェーンとして自分等の伝播
遅延時間程ずつ遅延させる。
【００１７】尚、前記可変用遅延器（１８）は、図１に
示した前記遅延調整器（１４）の出力ライン（２５）か
らの遅延調整信号（V FS）を共通的に入力する第１及び
第２NMOSトランジスタ（tr1、tr2)とをさらに備える。前
記第１NMOSトランジスタ（tr1)は、前記遅延調整信号
（V FS）がハイ論理を有する場合（即ち、半導体メモリ
装置がリペアしたメモリ セルを含む場合）、ターンオ
ン(Turn-On) し第１キャパシター（CP1)を前記第１ノー
ド（NO1)と基底電位（Vss)との間に接続させる。前記第
１キャパシター（CP1)は、前記第２インバータ（ＩＶ
２）から前記第３インバータ（ＩＶ３）側に伝送される
反転したアドレス転移検出信号を一定時間だけ遅延させ
る。
示した前記遅延調整器（１４）の出力ライン（２５）か
らの遅延調整信号（V FS）を共通的に入力する第１及び
第２NMOSトランジスタ（tr1、tr2)とをさらに備える。前
記第１NMOSトランジスタ（tr1)は、前記遅延調整信号
（V FS）がハイ論理を有する場合（即ち、半導体メモリ
装置がリペアしたメモリ セルを含む場合）、ターンオ
ン(Turn-On) し第１キャパシター（CP1)を前記第１ノー
ド（NO1)と基底電位（Vss)との間に接続させる。前記第
１キャパシター（CP1)は、前記第２インバータ（ＩＶ
２）から前記第３インバータ（ＩＶ３）側に伝送される
反転したアドレス転移検出信号を一定時間だけ遅延させ
る。
【００１８】さらに前記第２NMOSトランジスタ（tr2)
も、前記遅延調整信号がハイ論理を有する場合にターン
オンされ第２キャパシター(CP2) を前記第２ノード（NO
2)と前記基底電位（Vss)との間に接続させる。前記第２
キャパシター（CP2)は、前記第３インバータ（ＩＶ３）
から前記第４インバータ（ＩＶ４）側に伝送される再反
転したアドレス転移検出信号を一定時間だけ遅延させ
る。
も、前記遅延調整信号がハイ論理を有する場合にターン
オンされ第２キャパシター(CP2) を前記第２ノード（NO
2)と前記基底電位（Vss)との間に接続させる。前記第２
キャパシター（CP2)は、前記第３インバータ（ＩＶ３）
から前記第４インバータ（ＩＶ４）側に伝送される再反
転したアドレス転移検出信号を一定時間だけ遅延させ
る。
【００１９】結果的に、第４インバータ（ＩＶ４）と接
続した前記出力ライン（２９）より発生する前記可変遅
延した信号（Φout ）は、前記遅延調整信号（V FS）が
ロー論理を有する場合、前記第２乃至第４インバータ
（ＩＶ２乃至ＩＶ４）による第２所定時間だけ遅延され
反転したアドレス転移検出信号と同様な波形を有するこ
とになる。逆に、前記遅延調整信号（V FS）がハイ論理
を有する場合に、前記可変遅延した信号（Φout ）は前
記第２乃至第４インバータ（ＩＶ２乃至ＩＶ４）と第１
及び第２キャパシター（CP1、CP2)とによる第１所定時間
だけ遅延され反転したアドレス転移検出信号と同様な波
形を有するようになる。さらに、前記出力ライン（２
９）で発生する前記可変遅延した信号（Φout ）は図２
に示した前記NANDゲート（M1) に供給される。
続した前記出力ライン（２９）より発生する前記可変遅
延した信号（Φout ）は、前記遅延調整信号（V FS）が
ロー論理を有する場合、前記第２乃至第４インバータ
（ＩＶ２乃至ＩＶ４）による第２所定時間だけ遅延され
反転したアドレス転移検出信号と同様な波形を有するこ
とになる。逆に、前記遅延調整信号（V FS）がハイ論理
を有する場合に、前記可変遅延した信号（Φout ）は前
記第２乃至第４インバータ（ＩＶ２乃至ＩＶ４）と第１
及び第２キャパシター（CP1、CP2)とによる第１所定時間
だけ遅延され反転したアドレス転移検出信号と同様な波
形を有するようになる。さらに、前記出力ライン（２
９）で発生する前記可変遅延した信号（Φout ）は図２
に示した前記NANDゲート（M1) に供給される。
【００２０】図４には供給電圧源（Vcc)と第３ノード
（NO3)との間に接続したヒューズ（F1) と、前記第３ノ
ード（NO3)と出力ライン（２５）との間に循環ループ
（Loop)の態様で接続した第５インバータ（ＩＶ５）及
び第３NMOSトランジスタ（tr3)とを備える。前記ヒュー
ズ（F1) は高い抵抗値を有し、また半導体メモリ装置が
リペアしたメモリ セルを含むか否かに伴い製作者によ
り選択的に開放される。実際に、前記ヒューズ（F1)
は、前記半導体メモリ装置がリペアしたメモリ セルを
含む場合、製作者に開放される。前記ヒューズ（F1) が
開放した場合、前記第３ノード（NO3)は電圧が供給され
ずにロー論理を維持することになる。この際、前記第５
インバータ（ＩＶ５）は、前記第３ノード（NO3)上の前
記ロー論理の論理信号を反転させハイ論理の遅延調整信
号（V FS）を発生する。また前記第３NMOSトランジスタ
（tr3)は、前記ハイ論理の遅延調整信号（V FS）により
ターンオンされ前記基底電源（Vss)を前記第３ノード
（NO3)に供給する。結果的に、前記第３NMOSトランジス
タ（tr3)は、前記第３ノード（NO3)がロー論理を安定的
に維持するよう前記第５インバータ（ＩＶ５）と共に一
つのラッチを形成する。
（NO3)との間に接続したヒューズ（F1) と、前記第３ノ
ード（NO3)と出力ライン（２５）との間に循環ループ
（Loop)の態様で接続した第５インバータ（ＩＶ５）及
び第３NMOSトランジスタ（tr3)とを備える。前記ヒュー
ズ（F1) は高い抵抗値を有し、また半導体メモリ装置が
リペアしたメモリ セルを含むか否かに伴い製作者によ
り選択的に開放される。実際に、前記ヒューズ（F1)
は、前記半導体メモリ装置がリペアしたメモリ セルを
含む場合、製作者に開放される。前記ヒューズ（F1) が
開放した場合、前記第３ノード（NO3)は電圧が供給され
ずにロー論理を維持することになる。この際、前記第５
インバータ（ＩＶ５）は、前記第３ノード（NO3)上の前
記ロー論理の論理信号を反転させハイ論理の遅延調整信
号（V FS）を発生する。また前記第３NMOSトランジスタ
（tr3)は、前記ハイ論理の遅延調整信号（V FS）により
ターンオンされ前記基底電源（Vss)を前記第３ノード
（NO3)に供給する。結果的に、前記第３NMOSトランジス
タ（tr3)は、前記第３ノード（NO3)がロー論理を安定的
に維持するよう前記第５インバータ（ＩＶ５）と共に一
つのラッチを形成する。
【００２１】逆に、前記半導体メモリ装置が正常のメモ
リ セル等だけを含む場合、前記ヒューズ（F1) は開放
されずに電流を制限する抵抗器の器能を有する。この
際、前記第３ノード（NO3)は前記ヒューズ（F1) を経て
供給される前記供給電圧（Vcc)によりハイ論理の論理信
号を発生する。また前記第５インバータ（ＩＶ５）は、
前記第３ノード（NO3)からの前記ハイ論理の論理信号を
反転させロー論理の前記遅延調整信号（V FS）を発生す
る。反面に、前記第３NMOSトランジスタ（tr3)は前記ロ
ー論理の遅延調整信号（V FS）によりターン オフされ
る。前記第５インバータ（ＩＶ５）により発生した前記
遅延調整信号（V FS）は、前記出力ライン（２５）を経
て図２に示した前記可変用遅延器（１８）に供給され
る。
リ セル等だけを含む場合、前記ヒューズ（F1) は開放
されずに電流を制限する抵抗器の器能を有する。この
際、前記第３ノード（NO3)は前記ヒューズ（F1) を経て
供給される前記供給電圧（Vcc)によりハイ論理の論理信
号を発生する。また前記第５インバータ（ＩＶ５）は、
前記第３ノード（NO3)からの前記ハイ論理の論理信号を
反転させロー論理の前記遅延調整信号（V FS）を発生す
る。反面に、前記第３NMOSトランジスタ（tr3)は前記ロ
ー論理の遅延調整信号（V FS）によりターン オフされ
る。前記第５インバータ（ＩＶ５）により発生した前記
遅延調整信号（V FS）は、前記出力ライン（２５）を経
て図２に示した前記可変用遅延器（１８）に供給され
る。
【００２２】
【発明の効果】上述したように、本発明は半導体メモリ
装置にリペアしたメモリ セルが含まれているか否かに
よりデータ出力バッファの動作時点を調節することがで
きる。このため、本発明は半導体メモリ装置がリペアし
たメモリ セルを含む場合、前記データ出力バッファが
データ信号を安定的に緩衡することができる。さらに本
発明は、半導体メモリ装置が正常のメモリ セル等だけ
を含む場合、前記データ出力バッファを速やかに駆動し
半導体メモリ装置の読み取り速度を向上させることがで
きる。
装置にリペアしたメモリ セルが含まれているか否かに
よりデータ出力バッファの動作時点を調節することがで
きる。このため、本発明は半導体メモリ装置がリペアし
たメモリ セルを含む場合、前記データ出力バッファが
データ信号を安定的に緩衡することができる。さらに本
発明は、半導体メモリ装置が正常のメモリ セル等だけ
を含む場合、前記データ出力バッファを速やかに駆動し
半導体メモリ装置の読み取り速度を向上させることがで
きる。
【図１】本発明の実施例によるデータ出力バッファ制御
回路のブロック図である。
回路のブロック図である。
【図２】図１に示した出力イネーブル信号発生器の詳細
な回路図である。
な回路図である。
【図３】図２に示した可変用遅延器の詳細な回路図であ
る。
る。
【図４】図１に示した遅延調整回路の詳細な回路図であ
る。
る。
１０…アドレス転移検出器、１２…出力イネーブル信号
発生器、１４…遅延調整器、１６…データ出力バッフ
ァ、１８…可変用遅延器、CP1 及びCP2 …第１及び第２
キャパシター、F1…ヒューズ、IV1 乃至IV5 …第１乃至
第５インバータ、M1…NANDゲート、tr1 乃至tr3 …第１
乃至第３NMOSトランジスタ。
発生器、１４…遅延調整器、１６…データ出力バッフ
ァ、１８…可変用遅延器、CP1 及びCP2 …第１及び第２
キャパシター、F1…ヒューズ、IV1 乃至IV5 …第１乃至
第５インバータ、M1…NANDゲート、tr1 乃至tr3 …第１
乃至第３NMOSトランジスタ。
Claims (3)
- 【請求項１】 メモリ セル等からのデータ信号を、外
部の周辺回路側に伝送するためのデータ出力バッファを
有する半導体メモリ装置において、 アドレス信号の転移を検出してパルス態様のアドレス転
移検出信号を発生するアドレス転移検出手段と、 前記メモリ セルのリペアの有無に伴い、製作者により
設けられた論理値を有する遅延調整信号を発生する遅延
調整手段と、 前記アドレス転移検出信号から、前記遅延調整信号の論
理値による期間だけ経過した時点から出力イネーブル信
号を発生し、前記出力イネーブル信号により前記データ
出力バッファの動作時点を制御する出力イネーブル発生
手段とを備えたことを特徴とするデータ出力バッファ制
御回路。 - 【請求項２】 前記遅延調整手段が、前記メモリ セル
等のリペアの有無に伴い製作者により開閉されるヒュー
ズと、 前記ヒューズの出力信号を、ラッチしラッチされた信号
を遅延調整信号で前記出力イネーブル信号発生手段に供
給するラッチ手段とを備えたことを特徴とする請求項１
記載のデータ出力バッファ制御回路。 - 【請求項３】 前記出力イネーブル信号発生手段が、前
記遅延調整信号の論理値による期間だけ前記アドレス転
移検出信号を可変的に遅延させる可変用遅延手段と、 前記可変用遅延手段の出力信号をカラム アドレス ス
トロボ信号、カラムデコーディング信号、及び読み取り
信号と論理演算し前記出力イネーブル信号を発生する論
理演算手段とを備えたことを特徴とする請求項１記載の
データ出力バッファ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-1939 | 1994-02-03 | ||
| KR1019940001939A KR960013858B1 (ko) | 1994-02-03 | 1994-02-03 | 데이타 출력버퍼 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0850793A true JPH0850793A (ja) | 1996-02-20 |
| JP2771126B2 JP2771126B2 (ja) | 1998-07-02 |
Family
ID=19376687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7016997A Expired - Fee Related JP2771126B2 (ja) | 1994-02-03 | 1995-02-03 | データ出力バッファ制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5502672A (ja) |
| JP (1) | JP2771126B2 (ja) |
| KR (1) | KR960013858B1 (ja) |
| DE (1) | DE19503390C2 (ja) |
| GB (1) | GB2286911B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650979A (en) * | 1995-05-05 | 1997-07-22 | Creative Integrated Systems, Inc. | Semiconductor read-only VLSI memory |
| KR0146169B1 (ko) * | 1995-06-30 | 1998-12-01 | 김주용 | 포스트 차지 로직에 의한 펄스 전달 장치 |
| JPH09167076A (ja) * | 1995-12-15 | 1997-06-24 | Fuji Photo Film Co Ltd | 出力同期方法及び装置 |
| US6310506B1 (en) * | 1996-10-29 | 2001-10-30 | Texas Instruments Incorporated | Programmable setup/hold time delay network |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US6438043B2 (en) * | 1998-09-02 | 2002-08-20 | Micron Technology, Inc. | Adjustable I/O timing from externally applied voltage |
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| US6173345B1 (en) * | 1998-11-03 | 2001-01-09 | Intel Corporation | Method and apparatus for levelizing transfer delays for a channel of devices such as memory devices in a memory subsystem |
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| US6470060B1 (en) * | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
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| US5384737A (en) * | 1994-03-08 | 1995-01-24 | Motorola Inc. | Pipelined memory having synchronous and asynchronous operating modes |
-
1994
- 1994-02-03 KR KR1019940001939A patent/KR960013858B1/ko not_active IP Right Cessation
-
1995
- 1995-02-02 US US08/382,757 patent/US5502672A/en not_active Expired - Lifetime
- 1995-02-02 DE DE19503390A patent/DE19503390C2/de not_active Expired - Fee Related
- 1995-02-02 GB GB9502003A patent/GB2286911B/en not_active Expired - Fee Related
- 1995-02-03 JP JP7016997A patent/JP2771126B2/ja not_active Expired - Fee Related
Patent Citations (3)
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
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| KR950026112A (ko) | 1995-09-18 |
| DE19503390A1 (de) | 1995-08-17 |
| GB2286911B (en) | 1998-01-28 |
| DE19503390C2 (de) | 1997-02-27 |
| KR960013858B1 (ko) | 1996-10-10 |
| US5502672A (en) | 1996-03-26 |
| JP2771126B2 (ja) | 1998-07-02 |
| GB9502003D0 (en) | 1995-03-22 |
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