KR100370959B1 - 이이피롬의 센스앰프 제어회로 - Google Patents

이이피롬의 센스앰프 제어회로 Download PDF

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Abstract

본 발명은 이이피롬의 센스앰프 제어회로에 관한 것으로, 종래 이이피롬의 센스앰프 제어회로는 시스템클럭이 저주파수인 경우, 프로그램되지 않은 메모리셀의 데이터를 읽을때, 비트라인에 프리차지된 전류 및 전류미러에 의한 전류가 메모리셀측의 접지로 계속 흐르도록 구성되어 소비전력이 큰 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 시스템 클럭의 주파수가 기준보다 고주파수일때는 정상적인 센스앰프 인에이블신호와 어드레스신호를 인가하며, 그 시스템의 클럭주파수가 기준보다 저주파일때는 상기 센스앰프 인에이블신호와 어드레스신호를 조절하여 비트라인이 프리차지되는 시간과 메모리셀의 데이터를 억세스하는 시간을 단축하는 센스앰프 제어부를 더 포함하여 구성함으로써, 어드레스신호와 센스앰프 인에이블신호를 변경하여 그 시스템 클럭 주파수가 저주파수일때 비트라인을 프리차지하는 시간을 줄이고, 데이터를 억세스하는 시간을 줄여, 저주파수 및 프로그램되지 않은 셀을 억세스할때 비트라인으로 부터 메모리셀의 접지측으로 흐르는 전류패스의 생성시간을 줄임으로써, 소비전력을 절감하는 효과가 있다.

Description

이이피롬의 센스앰프 제어회로{SENSE AMPLIFIER CONTROL CIRCUIT FOR EEPROM}
본 발명은 이이피롬의 센스앰프 제어회로에 관한 것으로, 특히 저주파수에서의 읽기 전류의 소모를 줄여, 소비전력을 절감하는데 적당하도록 한 이이피롬의 센스앰프 제어회로에 관한 것이다.
도1을 종래 이이피롬의 센스앰프 제어회로도로서, 이에 도시한 바와 같이 로우 어드레스신호(RADDR)에 따라 선택되어 데이터를 저장 및 출력하는 이이피롬셀(CELL)과; 컬럼어드레스신호(CADDR0,CADDR1)에 따라 도통제어되어 상기 이이피롬셀(CELL)을 비트라인(BL)에 연결제어하는 엔모스 트랜지스터(NM1,NM2)와; 상기 비트라인(BL)의 전위 상태에 따른 전류를 출력하는 전류미러부(1)와; 센스앰프 인에이블신호(SEN)에 따라 상기 비트라인(BL)을 프리차지하는 피모스 트랜지스터(PM1)와; 상기 센스앰프 인에이블신호(SEN)를 지연하는 직렬접속된 두 인버터(INV1,INV2)와; 전원전압(VDD)과 접지사이에 직렬접속되며, 상기 인버터(INV2)의 출력전압을 각각의 게이트에 인가받아 상기 전류미러부(1) 출력의 직류전압값을 결정하는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM3)와; 상기 전류미러부(1)의 출력측전압을 반전하는 인버터(INV3)와; 상기 센스앰프 인에이블신호(SEN)에 동기를 맞춰 상기 인버터(INV3)의 출력신호를 래치하여 출력데이터(DATA OUT)로 출력하는 래치부(LATCH)로 구성된다.
이하, 상기와 같이 구성된 종래 센스앰프 제어회로의 동작을 설명한다.
도2는 도1에있어서 주요 부분의 클럭 파형도로서, 이에 도시한 바와 같이 메인클럭을 2분주한 시스템클럭의 한 주기내에서 어드레스신호인 로우어드레스신호와 컬럼어드레스신호가 고전위 또는 저전위로 인가되며, 상기 매인클럭의 반 주기동안의 비트라인 프리차지를 위해 저전위로 인가되고, 한주기 반동안의 기간동한 고전위로 인가되는 센스앰프 인에이블신호(SEN)가 회로에 인가된다.
먼저, 센스앰프 인에이블신호(SEN)의 저전위 구간에서 피모스 트랜지스터(PM1)가 도통되어 전원전압(VDD)에 의한 전류를 비트라인(BL)에 인가하여 비트라인(BL)을 프리차지 시킨다.
그 다음, 상기 컬럼어드레스신호(CADDR0,CADDR1)가 고전위로 인가되어 엔모스 트랜지스터(NM1, NM2)를 도통시킴으로써 로우어드레스신호(RADDR)에 의해 선택된 메모리셀(CELL)을 비트라인(BL)에 연결한다.
이때, 상기 메모리셀(CELL)이 프로그램된 셀이면 비트라인(BL)은 고전위를 유지하며, 프로그램되지 않은 셀이면 상기 비트라인(BL)은 저전위로 천이하게 된다.
상기 메모리셀(CELL)이 프로그램되어 고전위를 나타내는 경우, 전류미러부(1)를 통해 흐르는 전류는 없으며, 상기 인버터(INV3)의 입력단에는 인버터(INV1,INV2)와 직렬접속된 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM3)을 통해 반전지연된 센스앰프인에이블신호(SEN)이 인가된다. 이때의 센스앰프 인에이블신호(SEN)는 고전위신호이기 때문에 상기 인버터(INV1, INV2)와 실질적으로 인버터인 씨모스 트랜지스터(PM2, NM3)의 접점측 신호는 저전위가 되어, 이를 반전한 인버터(INV3)의 출력신호는 고전위로 출력되며, 래치부(LATCH)의 출력신호인 출력데이터(DATA OUT)는고전위로 출력된다.
또한, 상기 메모리셀(CELL)이 프로그램되지 않아 비트라인(BL)이 저전위인 경우, 그 저전위의 상태에 의해 전류미러부(1)는 전원전압(VDD)에 의한 전류를 흐르게하며, 이에 따라 상기 인버터(INV3)의 입력단에는 고전위의 신호가 인가되고, 이를 반전한 인버터(INV3)의 출력신호는 저전위로 래치부(LATCH)에 인가되며, 이를 래치한 출력데이터(DATA OUT)는 저전위로 출력되어 저장된 데이터를 외부로 출력하게 된다.
그러나, 상기와 같이 종래 이이피롬의 센스앰프 제어회로는 시스템클럭이 32.768KHz의 저주파수를 사용하는 경우, 프로그램되지 않은 메모리셀의 데이터를 읽을때, 비트라인에 프리차지된 전류 및 전류미러에 의한 전류가 메모리셀측의 접지로 계속 흐르도록 구성되어 소비전력이 큰 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 저주파수로 동작하는 구간에서 메모리셀측으로 전류패스의 생성을 일정시간동안 차단할 수 있는 이이피롬의 센스앰프 제어회로를 제공함에 그 목적이 있다.
도1은 종래 이이피롬의 센스앰프 제어회로도.
도2는 도1에 있어서, 주요부분의 동작 파형도.
도3은 본 발명 이이피롬의 센스앰프 제어회로도.
도4는 도3에 있어서, 주요부분의 동작 파형도.
*도면의 주요 부분에 대한 부호의 설명*
1:전류 미러부 2:센스앰프 제어부
3,5,8:하강에지검출부 4:상기 200ns
6:500ns 펄스 발생부 7:레지스터
9:플립플롭
상기와 같은 목적은 전류패스의 생성시간을 단축하도록 센스앰프 인에이블신호와 어드레스신호가 인가되는 시간을 제어함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 이이피롬의 센스앰프 제어회로도로서, 이에 도시한 바와 같이 센스앰프 인에이블신호(SEN)를 인가받아 시스템 클럭이 저주파수 이면 센스앰프 인에이블신호(SEN)의 하강에지에서 소정시간동안 저전위를 유지하고, 상기 센스앰프 인에이블신호(SEN)의 저전위 구간 내에서 펄스를 출력함과 아울러, 고전위의 어드레스신호를 상기 펄스의 발생구간동안만 고전위 또는 저전위로 출력하고, 그 이후에는 저전위로 고정시켜 출력하여 변환된 센스앰프 인에이블신호(SENS)와 변환된 어드레스신호(SCADDR0,SCADDR1,SRADDR)을 출력하고, 상기 시스템 클럭이 고주파수이면 정상적인 센스앰프 인에이블신호(SEN)와 어드레스신호(CADDR0,CARDDR1,RADDR)를 출력하는 센스앰프제어부(2)와; 상기 로우 어드레스신호(RADDR) 또는 변환된 로우 어드레스신호(SRADDR)에 따라 선택되어 데이터를 저장 및 출력하는 이이피롬셀(CELL)과; 컬럼어드레스신호(CADDR0,CADDR1) 또는 변환된 컬럼어드레스신호(SCADDR0,SCADDR1)에 따라 도통제어되어 상기 이이피롬셀(CELL)을 비트라인(BL)에 연결제어하는 엔모스 트랜지스터(NM1,NM2)와; 상기 비트라인(BL)의 전위 상태에 따른 전류를 출력하는 전류미러부(1)와; 센스앰프 인에이블신호(SEN) 또는 변환된 센스앰프 인에이블신호(SENS)에 따라 상기 비트라인(BL)을 프리차지하는 피모스 트랜지스터(PM1)와; 상기 센스앰프 인에이블신호(SEN) 또는 변환된 센스앰프 인에이블신호(SENS)를 지연하는 직렬접속된 두 인버터(INV1,INV2)와; 전원전압(VDD)과 접지사이에 직렬접속되며, 상기 인버터(INV2)의 출력전압을 각각의 게이트에 인가받아 상기 전류미러부(1) 출력의 직류전압값을 결정하는 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM3)와; 상기 전류미러부(1)의 출력측전압을 반전하는 인버터(INV3)와; 상기 센스앰프 인에이블신호(SEN) 또는 변환된 센스앰프 인에이블신호(SENS)에 동기를 맞춰 상기 인버터(INV3)의 출력신호를 래치하여 출력데이터(DATA OUT)로 출력하는 래치부(LATCH)로 구성된다.
상기 센스앰프 제어부(2)는 센스앰프 인에이블신호(SEN)의 하강에지를 검출하는 하강에지검출부(3)와; 상기 센스앰프 인에이블신호(SEN)의 하강에지에서 200ns 동안 펄스를 출력하는 200ns 펄스 발생부(4)와; 상기 200ns 펄스 발생부(4)의 출력펄스의 하강에지를 검출하는 하강에지검출부(5)와; 상기 200ns 펄스의 하강에지에서 500ns 동안의 펄스를 발생하는 500ns 펄스 발생부(6)와; 레지스터(7)에 저장된 씨피유의 시스템 클럭정보에 따라 상기 센스앰프 인에이블신호(SEN) 또는 500ns 펄스 발생부(6)의 출력신호인 변환된 센스앰프 인에이블신호(SENS)를 선택하여 출력하는 멀티플랙서(MUX)와; 상기 변환된 센스앰프 인에이블신호(SENS)의 하강에지를 검출하여 출력하는 하강에지검출부(8)와; 상기 하강에지 검출부(8)의 출력신호와 200ns 펄스 발생부(4)의 출력신호를 래치하여 출력하는 플립플롭(9)과; 상기 레지스터(7)에 저장된 정보와 상기 플립플롭(9)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND)와; 상기 낸드게이트(NAND)의 출력신호와 어드레스신호(RADDR, CADDR0, CADDR1)을 각각 앤드조합하여 변환된 어드레스신호(SRADDR, SCADDR0, SCADDR1)을 출력하는 앤드게이트(AND1, AND2, AND3)로 구성된다.
이하, 상기와 같이 구성된 본 발명 이이피롬의 센스앰프 제어회로의 동작을 설명한다.
도4는 본 발명 센스앰프 제어회로의 주요부분 동작파형도로서, 이에 도시한 바와 같이 메인클럭신호를 2분주한 시스템클럭신호의 한 주기내에서 고전위 또는 저전위로 인가되는 어드레스신호(RADDR, CADDR0, CADDR1)과 상기 시스템클럭의 하강에지에서 90도 동안 저전위구간을 갖으며 나며지 구간에서 고전위로 인가되는 센스앰프 인에이블신호(SEN)가 인가된다.
이때, 상기 센스앰프 제어부(2)의 하강에지검출부(3)는 상기 센스앰프 인에이블신호(SEN)의 하강에지를 검출한다.
그 다음, 상기 하강에지검출부(3)에서 센스앰프 인에이블신호(SEN)의 하강에지를 검출한 순간 200ns 펄스 발생부(4)는 그 하강에지에서 200ns 동안 펄스를 발생시킨다.
그 다음, 하강에지검출부(5)는 상기 200ns 펄스의 하강에지를 다시 검출하고, 500ns 펄스 발생부(6)에서는 500ns 동안 펄스를 발생시킨다.
이와 같은 동작으로 상기 500ns 펄스 발생부(6)의 출력신호인 변환된 센스앰프 인에이블신호(SENS)는 상기 센스앰프 인에이블신호(SEN)의 하강에지로 부터 200ns 후에 500ns 동안의 고전위 구간을 갖는 신호가 된다.
그 다음, 씨피유의 시스템 클럭정보, 예를 들어 기준보다 낮은 주파수인 경우 0, 높은 경우 1로 설정되는 시스템 클럭정보를 저장하는 레지스터(7)의 값에 따라 멀티플랙서(MUX)는 상기 센스앰프 인에이블신호(SEN) 또는 변환된 센스앰프 인에이블신호(SENS)를 선택하여 출력한다.
또한, 상기 변환된 센스앰프 인에이블신호(SENS)의 하강에지를 검출하는 하강에지검출부(8)는 그 하강에지에서 10ns의 펄스를 발생하며, 그 펄스와 상기 200ns 펄스를 인가받은 플립플롭(9)은 두 신호를 래치하여 출력한다.
그 다음, 낸드게이트(NAND1)는 상기 플립플롭(9)의 출력신호와 상기 레지스터(7)에 저장된 정보를 인가받아 낸드조합하여 상기 500ns 펄스와 상기 센스앰프 인에이블신호(SEN)의 하강에지 사이에서 저전위 구간을 갖는 어드레스인에이블신호(ADDREN)를 출력한다.
그 다음, 엔드게이트(AND1, AND2, AND3)는 상기 어드레스인에이블신호(ADDREN)와 어드레스신호(CADDR0, CADDR1, RADDR)를 각각 앤드조합하여 상기 200ns 펄스와 500ns 펄스구간에서 고전위 또는 저전위 구간을 갖으며, 나머지 센스앰프인에이블신호(SEN) 구간에서는 저전위로 출력되는 변환된 어드레스신호(SCADDR0, SCADDR1, SRADDR)를 출력한다.
이와 같은 센스앰프 제어부(2)의 동작을 정리하면, 시스템 클럭이 고주파수인 경우에는 종래와 동일하게 센스앰프 인에이블신호(SEN)와, 어드레스신호(CADDR0, CADDR1, RADDR)을 출력하여 종래와 동일한 동작을 수행하도록 하지만, 시스템 클럭신호가 기준보다 저주파수인 경우 비트라인(BL)을 프리차지하는 시간과 메모리셀(CELL)의 데이터를 억세스하는 시간을 줄이도록 하는 변형된 센스앰프 인에이블신호(SENS)와, 변형된 어드레스신호(SCADDR0, SCADDR1, SRADDR)를 출력한다.
상기와 같은 센스앰프 제어부(2)를 통해 각종 신호를 인가받은 센스앰프 및 셀(CELL)은 시스템 클럭이 고주파일 경우 그 동작이 종래와 동일하며, 본 발명의 특징인 저주파수 시스템 클럭신호를 사용하는 경우 먼저, 200ns의 클럭이 발생되는 구간 즉 변형된 센스앰프 인에이블신호(SENS)의 저주파구간의 시작부분에서 20ns 동안 그 센스앰프 인에이블신호(SENS)가 저전위로 인가되어 상기 피모스 트랜지스터(PM1)를 도통시켜 비트라인(BL)을 프리차지시킨다.
그 다음, 상기 변형된 센스앰프 인에이블신호(SENS)는 500ns 펄스 발생부(6)의 펄스가 발생하는 500ns 동안 고전위로 인가된다. 이와 같은 시점에서 상기 변형된 컬럼어드레스신호(SCADDR0, SCADDR1)와 로우어드레스신호(SRADDR)가 고전위로 인가되어 메모리셀(CELL)을 비트라인에 연결된다. 이때, 메모리셀(CELL)이 프로그램 된 것이면 비트라인(BL)은 고전위상태가 되며, 프로그램되지 않은 메모리셀일때 저전위가 되며, 이는 전류미러부(1)와, 인버터(INV3), 래치부(LATCH)를 통해 출력데이터(DATA OUT)로서 출력된다.
이와 같은 본 발명 센스앰프 제어회로의 특징은 시스템의 클럭주파수가 저주파수일때, 프리차지되는 시간과 어드레스신호의 인가시간을 줄임으로써, 비트라인측으로 부터 메모리셀(CELL)의 접지측으로 형성되는 전류패스를 차단하도록 구성한 것이다.
상기한 바와 같이 본 발명은 시스템의 클럭 주파수에 따라 어드레스신호와 센스앰프 인에이블신호를 변경하여 그 시스템 클럭 주파수가 저주파수일때 비트라인을 프리차지하는 시간을 줄이고, 데이터를 억세스하는 시간을 줄여, 저주파수 및 프로그램되지 않은 셀을 억세스할때 비트라인으로 부터 메모리셀의 접지측으로 흐르는 전류패스의 생성시간을 줄임으로써, 소비전력을 절감하는 효과가 있다.

Claims (2)

  1. 로우어드레스신호에 따라 선택되어진 메모리셀의 데이터를 컬럼어드레스신호의 인가에 따라 비트라인(BL)에 인가제어하는 스위칭부와; 센스앰프 인에이블신호(SEN)에 따라 데이터의 출력전에 비트라인(BL)을 프리차지하는 프리차지 제어부와; 상기 비트라인(BL)에 인가된 데이터에 따른 전류를 출력측으로 흐르게 하는 전류미러부(1)와; 상기 센스앰프 인에이블신호(SEN)를 반전하여 상기 전류미러부(1)의 출력측으로 출력함으로써, 전류미러부(1) 출력의 직류성분을 결정하는 DC레벨결정부와; 상기 전류미러부(1) 출력을 반전 및 래치하여 출력데이터로서 출력하는 출력부로 구성되는 센스앰프 제어회로에 있어서, 시스템 클럭의 주파수가 기준보다 고주파수일때는 정상적인 센스앰프 인에이블신호와 어드레스신호를 인가하며, 그 시스템의 클럭주파수가 기준보다 저주파일때는 상기 센스앰프 인에이블신호와 어드레스신호를 조절하여 비트라인이 프리차지되는 시간과 메모리셀의 데이터를 억세스하는 시간을 단축하는 센스앰프 제어부(2)를 더 포함하여 된 것을 특징으로 하는 이이피롬의 센스앰프 제어회로.
  2. 제 1항에 있어서, 상기 센스앰프 제어부(2)는 센스앰프 인에이블신호(SEN)의 하강에지를 검출하는 하강에지검출부(3)와; 상기 센스앰프 인에이블신호(SEN)의 하강에지에서 200ns 동안 펄스를 출력하는 200ns 펄스 발생부(4)와; 상기 200ns 펄스 발생부(4)의 출력펄스의 하강에지를 검출하는 하강에지검출부(5)와; 상기 200ns 펄스의 하강에지에서 500ns 동안의 펄스를 발생하는 500ns 펄스 발생부(6)와; 레지스터(7)에 저장된 씨피유의 시스템 클럭정보에 따라 상기 센스앰프 인에이블신호(SEN) 또는 500ns 펄스 발생부(6)의 출력신호인 변환된 센스앰프 인에이블신호(SENS)를 선택하여 출력하는 멀티플랙서(MUX)와; 상기 변환된 센스앰프 인에이블신호(SENS)의 하강에지를 검출하여 출력하는 하강에지검출부(8)와; 상기 하강에지 검출부(8)의 출력신호와 200ns 펄스 발생부(4)의 출력신호를 래치하여 출력하는 플립플롭(9)과; 상기 레지스터(7)에 저장된 정보와 상기 플립플롭(9)의 출력신호를 낸드조합하여 출력하는 낸드게이트(NAND)와; 상기 낸드게이트(NAND)의 출력신호와 어드레스신호(RADDR, CADDR0, CADDR1)을 각각 앤드조합하여 변환된 어드레스신호(SRADDR, SCADDR0, SCADDR1)을 출력하는 앤드게이트(AND1, AND2, AND3)로 구성하여 된 것을 특징으로 하는 이이피롬의 센스앰프 제어회로.
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