KR100861291B1 - 데이타 출력 버퍼의 출력 데이터 프리차지 회로 - Google Patents

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Abstract

본 발명은 데이타 출력 버퍼의 출력데이터 프리차지 회로에 관한 것으로, 셀의 데이터를 출력하는 출력버퍼회로에 있어서 센스앰프 출력을 이용하여 데이터 출력 버퍼의 DQ_Pad신호를 프리차지시켜 빠르게 hi-Z 레벨 부근으로 떨어뜨리거나 끌어올리기 위한 것이다. 본 발명은 OED_버퍼의 출력에 의거하여 센스 앰프 출력(SA_out)을 DQ_Pad 출력으로 버퍼링하는 데이터 출력 버퍼 회로에 있어서, 센스 앰프 인에이블 신호에 의거하여 센스 앰프 출력의 이전 데이터와 현재 데이터를 각각 래치 시키는 두 개의 래치부와, 상기 두 개의 래치부의 출력을 비교하여 같을 때와 서로 다를 때 구별되는 제어신호를 발생하는 비교부와, 그 비교부의 출력신호에 의거하여 상기 두 개의 래치부의 출력이 서로 다른 구간에서만 인에이블 되어 상기 데이터 출력 버퍼의 DQ_Pad신호를 빠르게 hi-Z 레벨로 떨어뜨리거나, hi-Z 레벨로 빠르게 끌어올려서 DQ_Pad 신호가 빠른 응답성을 가지도록 제어하는 콘트롤부를 포함하는 출력 데이터 프리차지 회로를 구성함으로써 칩의 억세스 타임을 개선할 수 있게 된다.
출력버퍼, 프리차지, 억세스타임, 센스앰프

Description

데이타 출력 버퍼의 출력 데이터 프리차지 회로{Circuit for precharging output data of data output buffer}
도 1은 종래 기술에 따른 데이터 출력 버퍼 회로도.
도 2는 도 1의 로우 데이터와 하이 데이터를 읽을 때의 타이밍도이다.
도 3은 본 발명에 의한 출력데이터 프리차지 회로도.
도 4는 도 3에 따른 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
1 : OEB_버퍼 2 : 데이터 출력 버퍼
10 : 이전 데이터 래치부 11 : 래치_A
20 : 현재 데이터 래치부 21 : 래치_B
30 : 비교부 40 : 콘트롤부
본 발명은 출력 데이터 프리차지(Output Data Precharge) 회로에 관한 것으로, 특히 셀의 데이터를 출력하는 버퍼에 있어서 센스 앰프(Sense amp.) 출력을 이 용하여 출력을 빠르게 프리차지 시켜서 칩의 억세스 타임(access time)을 개선시킬 수 있도록 한 데이터 출력 버퍼의 출력 데이터 프리차지 회로에 관한 것이다.
종래기술에 따른 데이터 출력 버퍼 회로는 도 1에 도시된 바와 같이, OEB_PAD신호와 콘트롤 신호(Control)에 의거하여 읽기 동작을 콘트롤하기 위한 DOE(Data Output Enable)신호를 생성하는 OEB_버퍼(1)와, 그 OEB_버퍼(1)의 데이터 출력 인에이블신호(DOE)에 의거하여 센스앰프 출력신호(SA_out)를 버퍼링하여 DQ_Pad신호를 출력하는 데이터 출력버퍼(2)로 구성된다. 상기 데이터 출력 버퍼(2)는 센스 앰프 출력(SA_out)신호와 상기 데이터 출력 인에이블 신호(DOE)를 두입력으로 하는 낸드게이트(NAND1), 그 낸드 게이트(NAND1)의 출력을 차례로 반전 시켜 버퍼링하는 두 개의 인버터(I2, I3), 상기 센스 앰프 출력(SA_out)을 인버터(I1)를 통해 반전시킨 신호와 상기 데이터 출력 인에이블신호(DOE)를 두입력으로 하는 노아 게이트(NOR1), 그 노아 게이트(NOR1)의 출력 신호를 반전시키는 인버터(I4), 상기 인버터(I3)와 인버터(I4)의 출력을 각각 게이트 신호로 인가 받아 제어되는 피모스트랜지스터(MP1) 및 앤모스트랜지스터(MN1)로 구성되어 그 피모스트랜지스터(MP1) 및 앤모스트랜지스터(MN1)의 드레인 공통 접속 점에서 상기 센스앰프출력(SA_out)에 따른 DQ_Pad 출력을 하도록 구성된다.
이와 같이 구성된 종래 데이터 출력 버퍼 회로는 OEB_버퍼(1)에서 OEB_PAD신호와 내부적으로 생성된 콘트롤 신호의 조합에 의해서 읽기 동작을 콘트롤 하기 위한 데이터 출력 인에이블(DOE)신호를 생성한다. 데이터 출력버퍼(2)는, 상기 데이터 출력 인에이블 신호(DOE)에 의거하여 센스앰프 출력신호(SA_out)를 버퍼링한다. 여기서 상기 센스 앰프 출력신호(SA_out)는 셀(Cell)로부터 나온 데이터가 센스앰프(미도시됨)를 거쳐 나온 출력신호이다.
도 2는 종래 기술에서 로우 데이터와 하이 데이터를 읽을 때 타이밍을 도시한 것이다. 데이터 출력을 위한 어드레스(address) 지정후 센스 앰프 인에이블신호(SA_enable)신호가 하이로 인에이블 되면, 센스 앰프 출력(SA_out)신호가 로우 신호로서 천이된다. 이때 상기 OEB_버퍼(1)의 데이터 출력 인에이블(DOE)신호가 로우(Low)인 구간에서는 피모스트랜지스터(MP1)와 앤모스트랜지스터(MN1)가 오프 되어서 DQ_Pad신호가 서서히 hi-Z 레벨로 천이한다. 그리고 나서 상기 데이터 출력인에이블 신호(DOE)가 하이로 인에이블 되면 센스앰프출력신호(SA_out)가 DQ_Pad신호로서 전달된다. 그런데 데이터 출력 인에이블 신호(DOE)가 로우 구간동안에서 DQ_Pad신호가 hi-Z 레벨로 천이하는데에 많은 시간이 걸리므로 억세스 타임(어드레스가 천이된 시점부터 DQ_Pad에 데이터가 나오기까지 시간)이 길어지게 된다.
상기와 같은 종래기술에 있어서는, 데이터 출력 인에이블 신호(DOE)가 로우인 구간 동안에서 DQ_Pad신호가 hi-Z 레벨로 천이하는데에 시간이 많이 걸리므로 억세스 타임이 길어져서 응답성이 떨어진다는 단점이 있다.
따라서 본 발명에서는 센스앰프 출력을 이용하여 출력을 빠르게 프리차지 시켜 칩의 억세스 타임을 개선시킬 수 있도록 한 출력 데이터 프리차지 회로를 제공 하기 위한 것이다.
본 발명은 이전 어드레스의 센스 앰프 출력을 래치하고, 새로운 어드레스에 의한 센스 앰프의 출력도 래치 시킨 다음, 두 개의 래치 데이터를 비교하여 콘트롤신호를 만든다. 이 콘트롤 신호를 이용해서 DQ_Pad의 출력을 위한 피-앤모스 트랜지스터를 제어하여 DQ_Pad가 hi-Z 레벨로 빠르게 천이하도록 하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명은, OED_버퍼의 출력에 의거하여 센스 앰프 출력(SA-out)을 DQ_Pad 출력으로 버퍼링하는 데이터 출력 버퍼 회로에 있어서, 센스 앰프 인에이블 신호에 의거하여 센스 앰프 출력의 이전 데이터와 현재 데이터를 각각 래치 시키되, 센스 앰프 인에이블 신호가 로우인 구간에서 두 개의 래치부가 같은 데이터를 래치 하는 이전 데이터 래치부 및 현재 데이터 래치부와, 상기 두 개의 래치부의 출력을 비교하여 같을 때와 서로 다를 때 구별되는 제어신호를 발생하는 비교부와, 그 비교부의 출력신호에 의거하여 상기 두 개의 래치부의 출력이 서로 다른 구간에서만 인에이블 되어 상기 데이터 출력 버퍼의 DQ_Pad신호를 빠르게 hi-Z 레벨로 떨어뜨리거나, hi-Z 레벨로 끌어올려서 빠르게 DQ_Pad신호가 응답되도록 제어하는 콘트롤부를 포함하여 구성함으로써 달성된다.
(실시예)
이하, 본 발명에 따른 출력데이터 프리차지 회로를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 출력데이터 프리차지 회로 구성도이다. 본 발명은 OEB_버퍼(1)의 데이터 출력 인에이블 신호(DOE)에 의거하여 센스 앰프 출력신호(SA_out)를 버퍼링하여 DQ_Pad신호로 출력하는 데이터 출력 버퍼(2)에 있어서, 이전 데이터를 래치 시키는 이전 데이터 래치부(10)와, 현재 데이터를 래치 시키는 현재 데이터 래치부(20)와, 그 두 개의 래치부의 출력을 비교하는 비교부(30)와, 그 비교부(30)의 출력신호에 의거하여 상기 데이터 출력 버퍼(2)의 DQ_Pad신호의 억세스 타임을 빠르게 제어하는 콘트롤부(40)로 구성된다.
상기 이전 데이터 래치부(10)는, 센스 앰프 인에이블신호(SA_Enable)와 센스 앰프 출력신호(SA_out)에 의해 각각 제어되는 두 개의 피모스 트랜지스터(MP11, MP12)가 전원전압(Vcc)단자에 직렬 연결되고, 상기 센스 앰프 출력신호(SA_out)와 센스 앰프 인에이블신호(SA_Enable)를 반전시킨 인버터(I11)의 출력신호에 의거하여 각각 제어되는 두 개의 앤모스 트랜지스터(MN11, MN12)가 상기 피모스 트랜지스터(MP12)와 접지단자(GND) 사이에 직렬 연결되며, 상기 피모스트랜지스터(MP12)와 상기 앤모스 트랜지스터(MN11)의 드레인 접속 점에 연결된 두 개의 인버터로 이루어진 루프회로에 의해 이전 데이터를 래치 시키는 래치_A(11)가 포함되어 구성된다.
상기 현재 데이터 래치부(20)는, 센스 앰프 인에이블신호(SA_Enable)를 반전시킨 인버터(I21)의 출력신호와 상기 센스 앰프 출력신호(SA_out)에 의해 각각 제어되는 두 개의 피모스 트랜지스터(MP21, MP22)가 전원전압(Vcc)단자에 직렬 연결되고, 상기 센스 앰프 출력신호(SA_out)와 센스 앰프 인에이블신호(SA_Enable)에 의거하여 각각 제어되는 두 개의 앤모스 트랜지스터(MN21, MN22)가 상기 피모스 트랜지스터(MP22)와 접지단자(GND) 사이에 직렬 연결되며, 상기 피모스 트랜지스터(MP22)와 상기 앤모스 트랜지스터(MN21)의 드레인 접속 점에 연결된 두 개의 인버터로 이루어진 루프회로에 의해 현재 데이터를 래치 시키는 래치_B(21)가 포함되어 구성된다.
상기 비교부(30)는, 상기 이전 데이터 래치부(10)와 현재 데이터 래치부(20)의 래치된 신호를 반전시키도록 각각 인버터로 구성된 피모스, 앤모스 트랜지스터(MP31, MN31),(MP32, MN32)와, 그 두 개의 인버팅된 래치신호를 익스클루시브 오아(EX_OR) 논리로 비교하도록 이루어진 한 개의 피모스트랜지스터(MP33) 및 4개의 앤모스 트랜지스터(MN33 - MN36)로 구성된다.
상기 콘트롤부(40)는, 두 개의 피모스 트랜지스터(MP41, MP42)와 두 개의 앤모스 트랜지스터(MN41, MN42)를 전원전압과 접지 사이에 직렬 접속하고, 상기 비교부(30)의 출력을 인버터(I41)를 통해서는 상기 제1피모스트랜지스터(MP41)에, 인버터를 통하지 않고 상기 비교부(30)의 출력을 직접 상기 제2앤모스 트랜지스터(MN42)의 게이트에 각각 연결하고, 상기 데이터 출력 버퍼(2)의 DQ_Pad신호를 상기 제2피모스 트랜지스터(MP42)와 상기 제1앤모스 트랜지스터(MN41)의 드레인과 게이트 및 DQ_Pad 출력단자에 공통 접속하여 구성된다.
이와 같이 구성된 본 발명의 동작을 도 4에 도시된 타이밍도를 참조해서 설명하면 다음과 같다.
읽기 동작에서 외부로부터 어드레스가 들어오면 센스 앰프 인에이블신호(SA_Enable)는 하이 펄스가 생성된다. 센스 앰프 인에이블신호(SA_Enable)가 하이인 구간에서 선택된 셀로부터 데이터를 센싱하여 센스 앰프 출력신호(SA_out)를 내보낸다. 이때, 현재 데이터 래치부(20)는 센스 앰프 인에이블신호(SA_Enable)가 하이이므로 앤모스 트랜지스터(MN22)를 턴 온 시키고, 인버터(I21)를 통해 반전되어 로우 신호로서 피모스 트랜지스터(MP21)를 턴온시킨다. 그러므로 현재 데이터 래치부(20)의 래치_B(21)는 센스 앰프 인에이블신호(SA_Enable)가 하이인 구간에서 센스 앰프 출력신호(SA_out)를 래치 하므로 현재 어드레스에서 셀로부터 센싱된 데이터(SA_out)를 래치 하게 된다.
한편 이전 데이터 래치부(10)는, 센스 앰프 인에이블신호(SA_Enable)가 로우신호일 때 피모스트랜지스터(MP11) 및 앤모스 트랜지스터(MN12)가 턴온되므로, 센스 앰프 인에이블신호(SA_Enable)가 로우인 구간에서 센스 앰프 출력신호(SA_out)를 래치 한다. 즉, 이전 어드레스에서 센싱된 데이터를 래치하고 있게 된다. 그리고 나서 현재 어드레스에서 센싱이 끝난 시점 즉, 현재 어드레스에 의해 발생된 하이 펄스인 센스 앰프 인에이블신호(SA_Enable)가 폴링(falling) 되는 시점에서 다시 현재 센싱된 데이터를 래치 하게 된다.
결국 이전 데이터 래치부(10)와, 현재 데이터 래치부(20)는, 센스 앰프 인에이블신호(SA_Enable)가 로우인 구간에서는 같은 데이터를 래치 하게 되고, 센스 앰프 인에이블신호(SA_Enable)가 하이인 구간에서만 이전데이타 래치와 현재 데이터 래치를 하게된다.
비교부(30)는, 익스클루시브 오아(EX_OR) 형태의 회로로서 이전 데이터 래치(10)와 현재 데이터 래치(20)의 신호가 서로 다른 구간에서만 하이 펄스를 생 성하고, 이전 데이터 래치부(10)와 현재 데이터 래치부(20)의 래치 값이 같은 데이터일 때는 로우를 유지한다. 피모스 트랜지스터(MP33)는 다이오드 역할로서 전원전압을 로드시킨 상태에 있게 되고, 이때 두 래치 데이터가 같은 경우에만 일측 또는 타측에 직렬 접속된 앤모스트랜지스터 쌍(MN33, MN34), (MN35, MN36)이 함께 동작되어 전류 패스를 만들게 되므로 두 래치 값이 같으면 로우 출력을 하고, 서로 다르면 하이출력을 하게 된다.
콘트롤부(40)는 상기 비교부(30)의 출력이 로우인 구간 즉, 이전 데이터 래치 값과 현재 데이터 래치 값이 같을 때에는, 콘트롤부(40)는 디스에이블 된다. 상기 비교부(30)의 출력이 로우이면, 인버터(I41)를 통해서 하이신호로 반전되어 제1피모스 트랜지스터(MP41)에 인가되므로 그 피모스 트랜지스터(MP41)가 턴 오프된다. 물론 상기 비교부(30)의 로우 신호를 게이트에 인가 받는 제2앤모스 트랜지스터(MN42)도 턴 오프 상태가 되므로 DQ_Pad 신호는 상기 데이터 출력 버퍼(2)의 출력상태 그대로이다. 이는 비교부(30)의 출력신호가 로우인 구간은 결국 DQ_Pad가 로우에서 로우나, 하이에서 하이로 바뀌는 상태가 되므로 이런 경우에는 DQ_Pad를 불필요하게 hi_Z 레벨로 변화시킬 필요가 없기 때문이다.
DQ_Pad의 데이터가 하이에서 로우로, 또는 로우에서 하이로 천이되는 상황에서는 비교부(30)의 신호가 하이 펄스 형태가 되어서 DQ 콘트롤부(40)가 인에이블 된다. 먼저 DQ_Pad의 데이터가 하이에서 로우(즉, 이전 어드레스에서의 DQ_pad = 'High', 현재 어드레스에서의 DQ_Pad = 'Low')로 천이될 때에는 이전 어드레스에 의해서 DQ_Pad가 하이 상태이므로 제1앤모스 트랜지스터(MN41)가 턴온되고, 상기 비교부(30)의 하이 출력에 의해서 제2앤모스 트랜지스터(MN42)가 턴온된다. 따라서 DQ_Pad신호는 빠르게 hi-Z레벨로 떨어진다. 이 상태에서 데이터 출력 인에이블신호(DOE)가 하이 신호로 인에이블 되면, 데이터 출력 버퍼(2)의 앤모스 트랜지스터(MN1)가 턴온되면서 DQ_Pad신호를 그라운드(LOW) 레벨이 되는 것이다.
한편, DQ_Pad가 로우에서 하이로 천이될 때는, 이전 어드레스에서 DQ_Pad가 로우 상태이므로 제1피모스 트랜지스터(MP41)와 제2피모스 트랜지스터(MP42)가 온 되어 DQ_Pad를 빠르게 hi-Z레벨 부근으로 끌어올린 다음에 데이터 출력 인에이블신호(DOE)를 인에이블 시켜서 데이터 출력 버퍼(2)의 앤모스 트랜지스터(MN1)에 의해 DQ_Pad출력을 Vcc레벨로 끌어올린다. 따라서, 도 2와 도4를 비교해보면, 억세스타임(t1 - t2 구간)이 본 발명에서 종래에 비해 월등히 향상됨을 알 수 있다.
상기에서 설명한 바와 같이, 본 발명에 따른 출력데이터 프리차지 회로를 채용한 데이터 출력 버퍼회로는, DQ_Pad 데이터가 로우에서 하이 또는 하이에서 로우로 천이될 때에 콘트롤 펄스를 생성한 다음 DQ_Pad가 빠르게 hi-Z 레벨 부근으로 천이하게 해서 억세스 타임을 개선할 수 있는 효과가 있다.

Claims (9)

  1. OEB_버퍼의 데이터 출력 인에이블 신호(DOE)에 의거하여 센스 앰프 출력(SA_out)을 버퍼링하여 DQ_Pad 출력으로 셀의 데이터를 출력하는 데이타 출력 버퍼의 출력 데이터 프리차지 회로에 있어서,
    센스 앰프 인에이블 신호에 의거하여 센스 앰프 출력의 이전 데이터와 현재 데이터를 각각 래치 시키되, 센스 앰프 인에이블 신호가 로우인 구간에서 두 개의 래치부가 같은 데이터를 래치하는 이전 데이터 래치부 및 현재 데이터 래치부와;
    상기 두 개의 래치부의 출력을 비교하여 같을 때와 서로 다를 때 구별되는 제어신호를 발생하는 비교부와;
    그 비교부의 출력신호에 의거하여 상기 두 개의 래치부의 출력이 서로 다른 구간에서만 인에이블 되어 상기 데이터 출력 버퍼의 DQ_Pad신호를 hi-Z 레벨로 떨어뜨리거나, hi-Z 레벨로 끌어올려서 DQ_Pad 신호의 응답 속도를 제어하는 콘트롤부를 포함하여 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지 회로.
  2. 제 1 항에 있어서, 상기 이전 데이터 래치부는,
    센스 앰프 인에이블신호(SA_Enable)와 센스 앰프 출력신호(SA_out)에 의해 각각 제어되는 두 개의 피모스 트랜지스터(MP11, MP12)가 전원전압(Vcc)단자에 직 렬 연결되고, 상기 센스 앰프 출력신호(SA_out)와 센스 앰프 인에이블신호(SA_Enable)를 반전시킨 인버터(I11)의 출력신호에 의거하여 각각 제어되는 두 개의 앤모스 트랜지스터(MN11, MN12)가 상기 피모스 트랜지스터(MP12)와 접지단자(GND) 사이에 직렬 연결되며, 상기 피모스 트랜지스터(MP12)와 상기 앤모스 트랜지스터(MN11)의 드레인 접속 점에 연결되고 두 개의 인버터로 이루어진 루프회로에 의해 이전 데이터를 래치 시키는 래치_A(11)가 포함되어 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지회로.
  3. 제 1 항에 있어서, 상기 현재 데이터 래치부는,
    상기 센스 앰프 인에이블신호(SA_Enable)를 반전시킨 인버터(I21)의 출력신호와 상기 센스 앰프 출력신호(SA_out)에 의해 각각 제어되는 두 개의 피모스 트랜지스터(MP21, MP22)가 전원전압(Vcc)단자에 직렬 연결되고, 상기 센스 앰프 출력신호(SA_out)와 센스 앰프 인에이블신호(SA_Enable)에 의거하여 각각 제어되는 두 개의 앤모스 트랜지스터(MN21, MN22)가 상기 피모스 트랜지스터(MP22)와 접지단자(GND) 사이에 직렬 연결되며, 상기 피모스 트랜지스터(MP22)와 상기 앤모스 트랜지스터(MN21)의 드레인 접속 점에 연결된 두 개의 인버터로 이루어진 루프회로에 의해 현재 데이터를 래치 시키는 래치_B(21)가 포함되어 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지회로.
  4. 제 1 항에 있어서, 상기 비교부는,
    상기 이전 데이터 래치부와 현재 데이터 래치부의 래치된 신호를 반전시키도록 각각 인버터로 구성된 피모스, 앤모스 트랜지스터(MP31, MN31),(MP32, MN32)와, 그 두 개의 인버팅된 래치신호를 익스클루시브 오아(EX_OR) 논리로 비교하도록 이루어진 한 개의 피모스 트랜지스터(MP33) 및 4개의 앤모스 트랜지스터(MN33 - MN36)로 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지회로.
  5. 제 1 항에 있어서, 상기 콘트롤부는,
    두 개의 피모스 트랜지스터(MP41, MP42)와 두 개의 앤모스 트랜지스터(MN41, MN42)를 전원전압과 접지 사이에 직렬 접속하고, 상기 비교부의 출력을 인버터(I41)를 통해서는 상기 제1피모스 트랜지스터(MP41)에, 인버터를 통하지 않고 상기 비교부의 출력을 직접 상기 제2앤모스 트랜지스터(MN42)의 게이트에 각각 연결하고, 상기 데이터 출력 버퍼의 DQ_Pad신호를 상기 제2피모스 트랜지스터(MP42)와 상기 제1앤모스 트랜지스터(MN41)의 드레인과 게이트 및 DQ_Pad 출력단자에 공통 접속하여 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지회로.
  6. 센스 앰프 인에이블 신호에 응답하여 이전 데이터를 래치한 결과와 현재 데이터를 래치한 결과를 출력하는 데이터 래치부와;
    상기 래치된 이전 데이터의 상태와 상기 래치된 현재 데이터의 상태를 비교하여 비교 결과를 출력하는 비교부와;
    데이터 출력 인에이블 신호에 응답하여 센스앰프 출력신호를 버퍼링하는 데이터 출력버퍼와;
    상기 비교부의 비교 결과에 따라 상기 데이터 출력버퍼의 출력을 선택적으로 구동하는 콘트롤부를 포함하여 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지 회로.
  7. 제 6 항에 있어서, 상기 데이터 래치부는,
    상기 센스 앰프 인에이블 신호가 디스에이블될 때 상기 이전 데이터를 래치하여 출력하는 이전 데이터 래치부와;
    상기 센스 앰프 인에이블 신호가 인에이블될 때 상기 현재 데이터를 래치하여 출력하는 현재 데이터 래치부를 포함하여 구성된 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지 회로.
  8. 제 6 항에 있어서, 상기 비교부는,
    상기 래치된 이전 데이터의 상태와 상기 래치된 현재 데이터의 상태가 서로 다를 때 하이 펄스를 출력하는 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지 회로.
  9. 제 8 항에 있어서, 상기 콘트롤부는,
    상기 비교부에서 하이 펄스가 발생할 때 상기 데이터 출력버퍼의 출력을 구동하는 것을 특징으로 하는 데이타 출력 버퍼의 출력 데이터 프리차지 회로.
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