JPH02177098A

JPH02177098A - 半導体メモリ装置

Info

Publication number: JPH02177098A
Application number: JP63331723A
Authority: JP
Inventors: Yukio Fukuzukuri; 福造　幸雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-27
Filing date: 1988-12-27
Publication date: 1990-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は冗長回路を有する半導体メモリ装置に関し、特
に、冗長回路動作時における出力バッファの制御回路に
関する。

［従来の技術］従来、この種の半導体メモリ装置は、外部アドレス入力
が冗長アドレスと一致するか判定する冗長アドレス判定
ブロックを有しており、冗長アドレスの入力により、冗
長メモリセルを活性化していた。第３図に従来の半導体
メモリ装置の回路のブロック図を示し、第４図にその動
作波形図を示す。まず、第３図を用いて、回路構成を説
明する。

外部アドレス入力Ａｉを受けたアドレスバッファの出力
であるアドレスバス２０は、カラムデコード３と冗長ア
ドレス判定ブロック２へ入力される。判定ブロック２の
出力信号である冗長イネーブル信号φＲが「１」となる
と、カラムデコーダ３の出力をカラムデコーダ出力制御
ブロック５において、抑止してデータバススイッチ信号
Ｓ　’ｖＶ　ｉを「０」とする。また、冗長イネーブル
信号φＲが「１」のときには、冗長カラムデコーダ４を
活性化し、その出力である冗長用スイッチ信号ＲＳＷを
「１」とする。このようにし−〇冗長アドレス入力時（
φＲが「１」）には冗長用メモリセルアレイ５からのメ
モリセルデータをデータバス２１上にのせる。

一方、冗長イネーブル信号φＲが「０」であると、通常
動作としてデータバススイッチ信号ＳＷ１の内の一つが
「１」となり、冗長用スイッチ信号Ｒ５Ｗに［０」とな
る。尚、メモリセルアレイは、メモリセル８、センスア
ンプ７、データバススイッチ６て構成される。

上記のようにして、データバス２１上にのったデータは
、データアンプ９により増幅されてり−ドバス２２に出
力データとして発生する。この出力データの発生時刻は
、カラム系イネーブル信号φＹＥが「１」になった時刻
を基準にして、冗長アドレス判定ブロック２の介在分だ
け冗長用メモリセル１５からの出力データ発生の方が通
常動作によるメモリセル８からの出力データ発生よりも
遅れたものとなる。

次に、上記出力データを外部出力Ｄ　ＯＵＴに出力させ
ろ制御回路について説明する。

外部出力コントロール入力ｍが「０」でイネーブルとな
っている場合、カラム系イネーブル信号φＹＥが「１」
となって出力制御回路１１を活性化すると、出力制御回
路１１は通常動作による正規のメモリセルからの出力デ
ータ発生時刻に合わせて出力イネーブル信号φＥＮＩを
「１」として出力するように動作する。出力バッファ１
０は、出力イネーブル信号φＥＮＩが「１」となること
により、リードバス２２上のデータに従って外部出力Ｄ
　Ｏｔ、ＩＴを駆動する、または、φＥＮＩが「１」と
なる時刻におけるリードバス２２上のデータをラッチし
てこのラッチしたデータに従って外部出力Ｄ　ＯＵＴを
駆動する回路である。

第４図は上述した動作を波形図で示したものである。破
線で表現した波形図は正規のメモリセルアクセスの動作
波形図であり、正常なり　０ＩＪＴ波形となっている。

一方、実線で表現した波形図は冗長用メモリセルアクセ
スの動作波形図であり、出力イネーブル信号φＥＮＩの
立上り時刻よりリードバス２２の変化が遅れたため、外
部出力Ｄ　０ＩＪＴの波形は以上なものとなっている。

［発明が解決しようとずろ問題点］上述した従来の半導体メモリ装置は、冗長カラムデコー
ダ出力４からのデコーダ出力とカラムデコーダ３からの
デコーダ出力との時刻の差（スピード差）によるメモリ
セルデータの出カバソファ１０への伝達時間が異なって
いるにもかかわらず、出力バッファ１０への出力イネー
ブル信号φＥＮ１が一定の時刻タイミングで発生する出
力制御回路となっているので、出力データの誤ラッチも
しくは、−時的な誤出力（アクセスの遅れ）を発生する
という欠点がある。

［発明の従来技術に対する相違点］上述した従来の半導体メモリ装置に対し、本発明は冗長
回路の活性化情報を出力系にフィードバックし、出力イ
ネーブル信号の発生時刻を制御する出力バッファ制御回
路を含むという相違点を有する。

［問題点を解決するための手段］本発明の半導体メモリ装置は、冗長用メモリセルと、ア
ドレス入力から冗長アドレスを判定して冗長イネーブル
信号を発生する手段と、冗長イネーブル信号に基づいて
冗長用メモリセルを活性化する手段と、メモリセルの出
力データを外部出力とする出力バッファとを備えた半導
体メモリ装置において、冗長イネーブル信号に基づいて
出力バッファの動作時期を制御する手段を備えたことを
特徴とする。

［実施例コ次に、本発明について図面を参照して説明する。

第１図は本発明に第１実施例の回路を示すブロック図で
ある。本実施例の半導体メモリ装置では第１図中に破線
枠で囲って示す出力バッフ７制御回路３０が配置されて
おり、この回路３０は従来例で説明した冗長イネーブル
信号φＲて動作コントロールされている。出力バッフ７
制御回路３０のセレクタ３は出力端子Ｙ、　「０」側と
「１」側との２つの入力端子、これら入力端子のうちの
どちらか一方を選択する端子Ｅを有しており、端子Ｅに
前記冗長イネーブル（言号φＲが接続されている。この
出力バッファ制御回路３０は、冗長イネーブル信号φＲ
が「０」であると「０」側の入力端子を出力端子Ｙに接
続し、φＲが「１」であると「１」側の入力端子を出力
端子Ｙに接続する。

すなわち、正規メモリセルへのアクセス時（φＲ＝　ｒ
ＯＪ　）には出力制御回路１１からの第１の出力イネー
ブル信号φＥＮ１が出力バッファ１０への第２の出力イ
ネーブル信号φＥＮ２に直接接続される一方、冗長メモ
リセルへのアクセス時（φＲ＝ｒｌＪ）には第１の出力
イネーブル信号φＥＮ１を入力としたデイレイ回路１２
の出力が第２のイネーブル信号φＥＮ２に接続される。

従って、φＲ＝　ｒｏ」の時にはφＥＮＩとφＥＮ２の
時間差は無視でき、φＲ＝ｒｌＪの時にφＥＮＩとφＥ
Ｎ２の時間差はデイレイ回路１２のデイレイ時間だけ生
じる。このデイレイ回路１２によるデイレイ時間は、従
来例において説明した・ように、冗長アドレス判定ブロ
ック２の介在による冗長用メモリセル１５からの出力デ
ータ発生の遅れ時間に設定しである。この結果、正規メ
モリセルへのアクセスの場合と冗長用メモリセルへのア
クセスの場合との両場合ともに、出力データ発生時刻と
出力バッファ１０への出力イネーブル信号φＥＮ２が「
１」となる時刻とが合致することとなり、冗長用メモリ
セルへのアクセスにあっても外部出力Ｄ　０ＩＪＴに正
常な波形が得られる。

第２図に本実施例の動作波形図を示す。冗長イネーブル
信号φＲはアドレスバス２０の変化を受けて判定ブロッ
ク２により冗長アドレスと判定されれば「１」に立上が
り、冗長アドレスでないならば「０」レベルの状態を保
つ。そして、φＲ＝「１」のときにはφＥＮ２はφＥＮ
Ｉより遅延して、立上がる。そして、冗長用スイッチ信
号Ｒ５〜Ｖの立上がりによりリードバス２２の変化が発
生し、この変化が終了した時刻において遅延して立上が
るφＥＮ２が「１」となる。この結果、リードバス２２
の変化が終了した状態で出力バッファ１０が動作し外部
出力Ｄ　ＯＵＴに正常な波形を発生させる。尚、上記の
他の動作は従来例と同様であるので説明を省略する。

第５図は、本発明の第２実施例の回路を示すブロック図
である。本実施例の半導体メモリ装置は前記実施例の回
路にマスクＲＯＭで構成されて冗長品か非冗長品かの区
別を行う冗長品判定ブロック１４を更に設置したもので
ある。冗長品判定ブロック１４の出力である冗長品判定
フラグＲＥは冗長アドレス判定ブロック２とセレクタ１
３の端子Ｅに入力されている。

第６図は本実施例の動作波形図である。フラグＲＥはメ
モリセルが冗長品である場合は「１」レベル（実線）ご
こ、非冗長品である場合は「ＯＪレヘル（破線）に固定
される。尚、非冗長品とは冗長メモリセル１５を使用し
なくてもよい完全なチップのことである。

上述のとおり、冗長品では正規メモリセルか冗長メモリ
セルかに応じて出力イネーブル信号φＥＮ２、リードバ
ス出力、外部出力Ｄ　ＯＵＴは点線または実線の動作波
形図となる。一方非冗長品では点線の動作波形図となり
、外部出力Ｄ　０ＬＩＴの出カスピートは遅れることは
ない。いずれの場合においても、外部出力Ｄ　ＯＵＴの
波形に問題は発生しない。

［発明の効果コ以上説明したように本発明は、冗長アドレスか正規アド
レスかのいずれのアドレスのメモリセルがアクセスされ
たかに応じて出力バッファイネーブル信号の発生時期を
制御する出力バッフ７制御回路を設けたことにより、出
力バッファへのデータ（メモリセルデータ）人力時刻に
応じた出力バッファの動作を実効することができ、出力
データの誤ラッチ、誤出力を防ぐことができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路を示すフロック図、
第２図は第１実施例の動作波形図、第３図は従来例の回
路を示すブロック図、第４図は従来例の動作波形図、第
５図は本発明の第２実施例の回路を示すブロック図、第
６図は第２実施例の動作波形図である。１　・　・　・　・す、、、。３　・　・　・　・４　φ　・　・　・５　・　・　・　・６　・　・　・　・７　・　・　・　・訃・・・９　・　・　・　・１０　・　・　・１１　・　・　・１２　・　・　・１３　・　・　・１４　・　・　・１５　・　・　・３０　・　・　・・アドレスバッファ、・冗長アドレス判定ブロック、・カラムデコーダ、・冗長カラムデコーダ、・カラムデコーダ出力制御ブロック、・データバススイッチ、・センスアンプ、・メモリセルアレイ、・データアンプ、・・出力バッファ、・・出力制御回路、・・デイレイ回路、・・セレクタ、・・冗長品判定ブロック、・・冗長用メモリセルアレイ、・・出力バッフ７制御回路、ＡＩ　・　・ φＹＥ　パ σ工′・　・ φＲ・　・ＲＳ　Ｗ・ＳＷｊ　　・ φＥＮＩ φＥＮ２ＤＯＵＴ　　肇ＲＥ　・　・・外部アドレス入力、・カラム系イネーブル信号、・外部出力コントロール入力、・冗長イネーブル信号、・冗長用スイッチ信号、・データバススイッチ信号、・第１の出力イネーブル信号、・第２の出力イネーブル信号、・外部出力、・冗長品判定フラグ、

Claims

【特許請求の範囲】

冗長用メモリセルと、アドレス入力から冗長アドレスを
判定して冗長イネーブル信号を発生する手段と、冗長イ
ネーブル信号に基づいて冗長用メモリセルを活性化する
手段と、メモリセルの出力データを外部出力とする出力
バッファとを備えた半導体メモリ装置において、冗長イ
ネーブル信号に基づいて出力バッファの動作時期を制御
する手段を備えたことを特徴とする半導体メモリ装置。