JPH08221282A

JPH08221282A - パリティ生成・チエック回路

Info

Publication number: JPH08221282A
Application number: JP7024221A
Authority: JP
Inventors: Teruaki Aoki; 照明青木
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1995-02-13
Filing date: 1995-02-13
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】パリティ生成・チエック回路にあって、パリ
ティ用メモリ及びパリティ生成・チエック回路が正常に
動作するか否かを確認できるようにする。【構成】マイクロコンピュータ２０１からデータ用メ
モリ２０３にデータを書き込むときには検査回路３０２
でパリティを生成してパリティ用メモリ２０４に記憶さ
せ、且つデータ用メモリ２０３からデータを読み出す時
には、読み出したデータと記憶させたデータとのパリテ
ィチエックを行ってデータ用メモリ２０３の動作チエッ
クを行うパリティ生成・チエック回路にあって、前記読
み出したデータの内、マイクロコンピュータ２０１によ
って１つのビットのみをデータ用メモリ２０３に代えて
パリティ用メモリ２０４から読み出すようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
におけるパリティ生成・チエック回路に係り、特に、パ
リティ用メモリ及びパリティ生成・チエック回路自身の
動作チエックが可能なパリティ生成・チエック回路に関
するものである。

【０００２】

【従来の技術】例えば、マイクロコンピュータシステム
においては、その伝送情報の信頼性を確保するために、
伝送情報のチエックに１ビットのパリティ・ビットを設
けて誤りをチエックしている。図２は従来の誤り検出機
能を備えたマイクロコンピュータシステムを示すブロッ
クである。

【０００３】このマイクロコンピュータシステムは、マ
イクロコンピュータ２０１を主体に構成され、アドレス
バス２０２を介してマイクロコンピュータ２０１の演算
処理用データを格納するためのデータ用メモリ２０３、
パリティ用メモリ２０４、メモリ選択信号２０８を生成
してデータ用メモリ２０３へ送出するアドレスデコーダ
２０５の各々が接続されている。また、マイクロコンピ
ュータ２０１には、データ・バス２０６を介してパリテ
ィ生成及びチエックを行うためのパリティ生成・チエッ
ク回路２０７及びデータ用メモリ２０３が接続されてい
る。

【０００４】更に、パリティ用メモリ２０４とパリティ
生成・チエック回路２０７の間では、パリティ用データ
２０９の授受が行われる。また、マイクロコンピュータ
２０１からはライト（Ｗｒｉｔｅ）信号２１０及びリー
ド（Ｒｅａｄ）信号２１１が送出され、その各々はデー
タ用メモリ２０３、パリティデータを格納するパリティ
用メモリ２０４（読み出し及び書き込みが可能な半導体
メモリ）、及びパリティ生成・チエック回路２０７に印
加される。更に、パリティ生成・チエック回路２０７か
らマイクロコンピュータ２０１の割込入力端子に対して
は、パリティ・エラー検出信号２１２が印加されてい
る。

【０００５】以上の構成において、マイクロコンピュー
タ２０１がデータ用メモリ２０３からデータを読み出す
ときの手順について、以下に説明する。マイクロコンピ
ュータ２０１は、データを読み出す先のアドレスをアド
レスバス２０２に出力する。アドレスデコーダ２０５
は、アドレスバス２０２上の信号からメモリ選択信号２
０８を生成し、データ用メモリ２０３とパリティ用メモ
リ２０４へ送出する。マイクロコンピュータ２０１はリ
ード信号２１１を出力し、データ用メモリ２０３からメ
モリ選択信号２０８に応じてデータを読み出すと共に、
パリティ用メモリ２０４からパリティ用データ２０９の
読み出しを実行する。パリティ生成・チエック回路２０
７は、データ・バス２０６上のデータとパリティ用デー
タ２０９とを用いてパリティチエックを実行する。異常
を検出したときには、パリティ・エラー検出信号２１２
をマイクロコンピュータ２０１へ送出する。

【０００６】図３は従来のパリティ生成・チエック回路
の構成の詳細を示すブロック図である。データ用メモリ
２０３に対してマイクロコンピュータ２０１が出力した
データを書き込むためにデータバッファ３０１が設けら
れている。また、データ・バス２０６には検査回路３０
２が接続され、その出力端子にはデータバッファ３０３
が接続され、このデータバッファ３０３にはパリティ用
メモリ２０４が接続されている。また、検査回路３０２
の出力端子にはパリティエラー状態保持回路３０４が接
続され、パリティエラー検出信号を出力する。なお、パ
リティエラー状態保持回路３０４に対しては、リード信
号を反転して入力するためのインバータ３０５が接続さ
れている。

【０００７】検査回路３０２は、Ａ〜Ｉ入力における
“１”（２値信号の内のハイレベル信号）の数が偶数個
の時にΣＯ出力が“Ｌ”レベルになり、Ａ〜Ｉ入力にお
ける“１”の数が奇数個の時に“Ｈ”レベルになる。Ａ
〜Ｉ入力の内、Ａ〜Ｈ入力は８ビットデータバスから与
えられる。残りのＩ入力はデータバッファ３０３に接続
されている。

【０００８】パリティエラー状態保持回路３０４は、リ
ード信号２１１が入力されたときに検査回路３０２のΣ
Ｏ出力を次のリード信号２１１が入力されるまで保持す
る機能を有している。データバッファ３０３は、リード
信号２１１が入力されないときには検査回路３０２のΣ
Ｏ出力がパリティ用データとしてパリティ用メモリ２０
４に印加されるのを阻止する。逆に、リード信号２１１
が入力されると、パリティ用メモリ２０４から出力され
るパリティ用データを検査回路３０２のＩ端子に印加す
る。

【０００９】マイクロコンピュータ２０１がデータ用メ
モリ２０３にデータを書き込む場合、マイクロコンピュ
ータ２０１が出力したデータをデータバッファ３０１を
介してデータ用メモリ２０３に書き込みを行う。パリテ
ィビットの値は、検査回路３０２によって生成され、デ
ータバッファ３０３を介してパリティ用メモリ２０４に
書き込まれる。

【００１０】また、マイクロコンピュータ２０１がデー
タ用メモリ２０３からデータを読み出す場合、パリティ
用メモリ２０４が出力したデータはデータバッファ３０
３を介して検査回路３０２に入力される。また、データ
用メモリ２０３から読み出されたデータは、データバッ
ファ３０１を介してマイクロコンピュータ２０１へ送出
される。これにより、マイクロコンピュータ２０１はデ
ータ用メモリ２０３の内容を読むことができる。

【００１１】次に、図４及び図５を参照し、パリティ生
成・チエック回路によるデータ用メモリの動作チエック
を行うための書き込み・読み出し動作について説明す
る。マイクロコンピュータ２０１がデータ用メモリ２０
３にデータを書き込む場合、検査回路３０２のＡ〜Ｈ入
力に書込データが入力され、また、データバッファ出力
はハイインピーダンス状態になるため、Ｉ入力は“Ｌ”
レベルになる。このため、図４に示すように、Ａ〜Ｈ入
力における“１”の数が偶数個の時には、ΣＯ出力は
“Ｌ”レベルになり、パリティ用メモリ２０４の指定ア
ドレスには、０が書き込まれる。逆に、Ａ〜Ｈ入力にお
ける“１”の数が奇数個の時には、ΣＯ出力は“Ｈ”レ
ベルになり、パリティ用メモリ２０４の指定アドレスに
は、“１”が書き込まれる。これに対し、マイクロコン
ピュータ２０１がデータ用メモリ２０３からデータを読
み出す時には、検査回路３０２のＡ〜Ｈ入力に読み出し
データが入力される。

【００１２】更に、検査回路３０２のＩ入力には、パリ
ティ用メモリ２０４から読み出したデータがそのまま入
力される。このとき、データ用メモリ２０３が正常であ
り、図５に示すように、Ａ〜Ｈ入力における“１”の数
が偶数個であればパリティ用データは０であり、逆に奇
数個であればパリティ用データは“１”であるため、検
査回路３０２のΣＯ出力はいずれの場合でも“Ｌ”レベ
ルになる。その結果、パリティエラー状態保持回路３０
４のパリティエラー検出信号も“Ｌ”レベルになる。

【００１３】仮に、データ用メモリ２０３に異常が発生
し、奇数個のデータビットの値が変化した番地を読み出
した時には、図５の下欄に示すように、Ａ〜Ｈ入力は正
常値が偶数であれば奇数個になり、正常値が奇数であれ
ば偶数個になるので、ΣＯ出力は“Ｈ”レベルになる。
その結果、リード信号２１１の立ち上がりによってパリ
ティエラー検出信号も“Ｈ”レベルになり、割り込み入
力としてパリティエラーがマイクロコンピュータ２０１
に通知される。

【００１４】なお、上記した従来のパリティ用メモリ２
０４及びパリティ生成・チエック回路２０７自身が正常
に動作するか否かを調べるには、データ用メモリ２０３
の任意の番地にデータを書き込み、同一番地からデータ
を読み出してパリティエラーが発生していないことを確
認することにより行っている。

【００１５】

【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、パリティ用メモリに異常が発生した場
合についての配慮がなされておらず、パリティエラー発
生時、データ用メモリとパリティ用メモリのどちらに異
常が発生したかは不明であった。また、パリティ生成・
チエック回路が正常に動作するか否か、及びパリティ用
メモリに正しいデータが書き込まれているか否かを知る
こともできなかった。

【００１６】そこで本発明は、パリティ用メモリ及びパ
リティ生成・チエック回路が正常に動作するか否かを調
べることが可能なパリティ生成・チエック回路を提供す
ることを目的としている。

【００１７】

【課題を解決するための手段】上記した手段によれば、
マイクロコンピュータからデータ用メモリにデータを書
き込むときにはパリティを生成してパリティ用メモリに
記憶させ、且つ前記データ用メモリからデータを読み出
す時には、読み出したデータと記憶させたデータとのパ
リティチエックを行って前記データ用メモリの動作チエ
ックを行うパリティ生成・チエック回路において、前記
読み出したデータの内、前記マイクロコンピュータによ
って１つのビットのみを前記データ用メモリに代えて前
記パリティ用メモリから読み出せるようにする読出手段
を設けるようにしている。

【００１８】また、前記読出手段は、パリティ用メモリ
読出信号の入力に同期して前記パリティデータを前記マ
イクロコンピュータへ出力するためのセレクタを具備す
る構成にすることができる。

【００１９】

【作用】上記した手段によれば、マイクロコンピュータ
がデータを読み出す際、１つのビットについてのみ、デ
ータ用メモリに代えてパリティ用メモリからパリティデ
ータが読み出され、マイクロコンピュータへ送出され
る。これにより、パリティ用メモリの内容がマイクロコ
ンピュータによって確認することができ、パリティ生成
・チエック回路の動作確認を更に確実なものにすること
ができる。

【００２０】また、セレクタとデータバッフアを含む構
成の読出手段は、セレクタによってパリティデータがパ
リティ用メモリ読出信号の入力に同期して出力され、こ
れがデータバッフアを介してマイクロコンピュータへ転
送される。したがって、簡単な構成によりパリティ用メ
モリの内容を確認することが可能になる。

【００２１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明によるパリティ生成・チエック回路
の一実施例を示すブロック図である。なお、図１におい
ては、図３に示したと同一であるものには同一引用数字
を用いたので、以下においては重複する説明を省略す
る。

【００２２】本実施例が図３の構成と異なるところは、
データ・バスの一部を用いてパリティ用メモリ２０４の
内容を読み出せるようにしたセレクタを設けたところに
ある。すなわち、パリティ用メモリ読出信号１０３によ
って動作するセレクタ１０１、その出力信号をデータ用
メモリ２０３へ送出するためのデータバッフア１０２を
設けて構成されている。

【００２３】本システムが立ち上がった直後には、パリ
ティ用メモリ読出信号１０３は“Ｌ”レベルにある。こ
のため、マイクロコンピュータ２０１から出力されたデ
ータはデータバッファ３０１を介してデータ用メモリ２
０３に書き込まれる。また、パリティビットの値は検査
回路３０２によって生成され、データバッファ３０３を
介してパリティ用メモリ２０４に書き込まれる。

【００２４】一方、マイクロコンピュータ２０１がデー
タ用メモリ２０３からデータを読み出す場合もパリティ
用メモリ読出信号１０３は“Ｌ”レベルにある。パリテ
ィ用メモリ２０４が出力したデータは、データバッファ
３０３を介してセレクタ１０１のＢ端子に入力される。
このとき、パリティ用メモリ読出信号１０３が“Ｌ”レ
ベルであるため、セレクタ１０１のＹ出力にはデータ用
メモリ２０３のＩ／Ｏ８の内容が出力される。この出力
信号はデータバッフア１０２を介してマイクロコンピュ
ータ２０１へ転送される。これにより、マイクロコンピ
ュータ２０１はデータ用メモリ２０３の内容を読むこと
が可能になる。

【００２５】一方、パリティ用メモリ読出信号１０３が
“Ｈ”レベルの場合、マイクロコンピュータ２０１がデ
ータ用メモリ２０３からデータを読み出すと、同時にパ
リティ用メモリ２０４から出力されたデータがデータバ
ッファ３０３を介してセレクタ１０１に入力される。こ
のデータは、パリティ用メモリ読出信号１０３が“Ｈ”
レベルであるため、セレクタ１０１のＹ出力にはパリテ
ィデータの内容が出力される。この内容は、データバッ
フア１０２を介してマイクロコンピュータ２０１へ送出
される。これにより、マイクロコンピュータ２０１が読
み出した８ビットデータの中で、１ビットのみがデータ
用メモリ２０３の内容の代わりにパリティ用メモリ２０
４に書き込まれたデータの内容を読み出すことができ
る。なお、パリティ用メモリ読出信号１０３の切替え
は、アドレス空間内部の適当な番地をマイクロコンピュ
ータ２０１からアクセスすることによって行われる。

【００２６】

【発明の効果】以上説明した通り、この発明は、読み出
したデータの内、データ用メモリに代え、マイクロコン
ピュータによって１つのビットのみをパリティ用メモリ
から読み出せるようにしたので、パリティ用メモリの内
容がマイクロコンピュータによって確認することがで
き、パリティ生成・チエック回路の動作確認を更に確実
にすることができる。

【図面の簡単な説明】

【図１】本発明のパリティ生成・チエック回路の一実施
例を示すブロック図である。

【図２】従来の誤り検出機能を備えたマイクロコンピュ
ータシステムを示すブロックである。

【図３】従来のパリティ生成・チエック回路の構成の詳
細を示すブロック図である。

【図４】書き込みモードにおけるデータ用メモリの動作
チエック内容を示す説明図である。

【図５】読み出しモードにおけるデータ用メモリの動作
チエック内容を示す説明図である。

【符号の説明】

１０１セレクタ１０２，３０１，３０３データバッフア１０３パリティ用メモリ読出信号２０１マイクロコンピュータ２０３データ用メモリ２０４パリティ用メモリ２０７パリティ生成・チエック回路２１０ライト信号２１１リード信号３０２検査回路３０４パリティエラー状態保持回路

Claims

【特許請求の範囲】

【請求項１】マイクロコンピュータからデータ用メモ
リにデータを書き込むときにはパリティを生成してパリ
ティ用メモリに記憶させ、且つ前記データ用メモリから
データを読み出す時には、読み出したデータと記憶させ
たデータとのパリティチエックを行って前記データ用メ
モリの動作チエックを行うパリティ生成・チエック回路
において、前記読み出したデータの内、前記マイクロコンピュータ
によって１つのビットのみを前記データ用メモリに代え
て前記パリティ用メモリから読み出せるようにする読出
手段を設けることを特徴とするパリティ生成・チエック
回路。
【請求項２】前記読出手段は、パリティ用メモリ読出
信号の入力に同期して前記パリティデータを前記マイク
ロコンピュータへ出力するためのセレクタを具備するこ
とを特徴とする請求項１記載のパリティ生成・チエック
回路。