JPS62206641A - 誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理における誤り検出回路、さらに詳しく
云えば１システムクロック周期（ＩＴ）以上データ群を
記憶保持するレジスタに当該データ群を格納するために
与えられるセット信号の誤りも検出することができる誤
り検出回路に関する。

（従来の技術） 情報処理に用いられる記憶装置においては、記憶素子の
動作速度がシステムを動作させる基本単位であるシステ
ムクロック周期ニジ遅い。

そのｔめ記憶素子上動作させる上で、必要なアドレス信
号、書込みデータ信号等２１Ｔ以上記憶保持するレジス
タを用いている。

第２図はこのレジスタを有する誤り検出回路の従来例を
示す回路図である。

以下、第２図の構成、動作全説明して問題点に言及する
。

中央処理装置１からは記憶部７に書込みおよび読出し動
作ｔｌ−実行させるためにアドレス情報、データ情報お
よび動作指定情報等が出力される。

信号線２′は動作指定信号等、信号線３′にアドレス情
報データ情報等を送出する信号線である。

信号線３はこのほかに情報の誤り検出を行うための検査
ビットも同時に送出する。

セット信号発生回路２は信号線２１を介して送られてく
る動作指定信号等を解読し必要な時間に第１のレジスタ
３に対し信号線３′の情報をセットするためのセット信
号上発生し送出する。このセット信号を受信し友＠１の
レジスタ３は信号線３′より送られてくる情報を格納し
記憶部７に送出するとともにチェック回路４にも送出す
る。チェック回路４は情報の誤りをチェックし、情報の
正常性を確認する。

第１のレジスタ３にセット信号発生回路２からのセット
信号が存在するときのみ情報をセットする。一般的にＭ
Ｔの間、情報を記憶保持する。

チェック回路４でこの情報の誤りチェック全行い、その
結果異常が発見された場合にはチェック回路４はその出
力線を論理′″１″１″レベル。

ｍ１、チェックイネーブル信号発生回路５に信号線２′
の情報を解読し必要な時間にアンド回路６の第１の入力
線にチェックイネーブルを示す論理″１”レベルの信号
を送出する。これによりチェック回路４の出力線の論理
値とアンド回路６で論理積がとられ、その結果出力部に
論理１１”レベルが現われ友ならば異常であると判定し
ている。以上の回路構成により中央処理装置１より送出
される信号線３′の情報の正常性が確認される。

（発明が解決しようとする問題点） さて、従来の誤り検出回路は第１のレジスタ３が正常な
情報を受信しｔ後、セット信号発生回路２が故障してセ
ット信号が発生しなくなつ几場合、第１のレジスタが格
納する情報は次の動作指示があっても更新されず古い情
報で記憶部７に対し動作を実行させてしｔ５゜！！友、
第１のレジスタ３に格納されている情報には誤りがない
ｔめチェック回ＦＩ＆４で誤り全検出することができな
い。

そのｔめデータ化けというシステムに対して極めて重大
な障害を引きおこすという欠点があつ几。

本発明の目的はセット傷号送出口路の故障を検出してデ
ータ化けを防止することができる誤り検出回路を提供す
ることにある。

（問題点を解決する几めの手段） 前記目的を達成する定めに本発明による誤り検出回路は
セット信号を発生するセット信号発生回路と、前記セッ
ト信号により、複数のデータビットに検査ビット２付加
してなるデータ群を格納し、ｌシステムクロック周期以
上記憶保持するＷＪルジスタと、前記セット信号を記憶
保持する第２レジスタと、前記第２レジスタからセット
信号が出力されているときは前記第１レジスタに保持さ
れたデータ群のチェックを行ない、前記第２レジスタか
らセット信号が出力されていないときは誤ｔ）ｋ示す信
号を出力するチェック回路と、前記第１レジスタに前記
データ群ｔセットする時刻にチェックイネーブル信号全
発生するチェックイネーブル発生回路と、前記チェック
イネーブル信号と前記チェック回路の出力とのアンド回
路とから構成されている。

（実　施　例） 次に本発明について図面を参照して説明する。

第１図は本発明による誤り検出回路の一実施例を示すブ
四ツク図である。

第２因と同一番号を付した回路は同一であるのでその説
明は省略する。異なる回路および追加される回路は第２
のレジスタ８およびチェック回路４０でちる。第２因と
同様に第１のレジスタ３はセット信号発生回路２からの
セット信号があるときのみ信号線３′の情報ｔセットし
記憶保持する。

ｍ１、第２のレジスタ８にセット信号発生回路２が発生
しｔセット信号ｔ−第１のレジスタ３が動作する同時刻
にセットする。この第２のレジスタ８は毎Ｔごとにセッ
ト信号の状態値を更新しながら格納する。

第２のレジスタ８の出力線はチェック回路４０の他方の
入力線に接続されている。チェック回路４０ハ第１のレ
ジスタ３の出力線と上記第２のレジスタ８からの出力線
双方の情報により誤りチェックを行うように構成されて
いる。チェック回路４０は、友とえば排他的論理ゲート
等金用いることが多い。

次に第２のレジスタ８にセット信号がセットされ友とき
、つまり第１のレジスタ３が信号線３′の情報をセット
し友とき第２のレジスタ８の出力線の論理値にチェック
回路４０が＠ｌのレジスタ３の出力情報をチェックする
ときに影響を及ばさないような値にしておく。

以上とは逆にセット信号発生回路２がセット信号を発生
しない時刻には第１のレジスタ３は更新されず、以前の
正常情報を保持している。しかし第２のレジスタ８は以
前の状態値つまりセット信号がセットされているときの
状態値と変わクセット信号を出力していないｔめチェッ
ク回路４０の出力線には異常状態が現われる。

このときチェックイネーブル信号発生回路５からはチェ
ックイネーブル信号が発生しない時刻であるｔめアンド
ゲート６の出力は異常とはならない。

ここでセット信号発生回路２に故障が発生し、セット信
号が出力されなくなった場合、以上説明で明らかなよう
にチェック回路４０の出力は異常状態全連続して出力し
、チェックイネーブル信号が発生される時刻にもチェッ
ク回路４０は異常状態金示す信号を出力するため、アン
ドゲート６の出力は異常状態を示す。

：発明の効果） 以上、詳しく説明したように本発明に第２レジスタのセ
ット信号をチェック回路の他の入力線に接続し第２レジ
スタからセット信号が出力されていない時刻にはチェッ
ク回路でのチェック結果を異常とし、第２レジスタにデ
ータ群がセットされる時刻と同時刻に発生するチェック
イネーブル信号と、チェック回路出力との論理積金とる
ことによりレジスタのセット信号発生回路の故障を検出
することが可能となる。

したがってシステムに対し重大な障害を引き起こすデー
タ化けを防止できる効果がある。

【図面の簡単な説明】

第１図は本発明による誤り検出回路の実施例を示すブロ
ック図、第２図は従来の誤り検出回路の回路図である。 ｌ・・・中央処理装置 ２・・・セット信号発生回路 ３・・・第１のレジスタ ４．４０・・・チェック回路 ５・・・チェックイネーブル信号発生回路６・・・アン
ド回路　　　７・・・記憶部８・・・第２のレジスタ ２′・・・信号線（動作指定信号等） ３′・・・信号線（アドレス情報、データ情報、検査ビ
ット等） 才１図 ２２閏

Claims (1)

【特許請求の範囲】
1. セット信号を発生するセット信号発生回路と、前記セッ
   ト信号により、複数のデータビットに検査ビットを付加
   してなるデータ群を格納し、１システムクロック周期以
   上記憶保持する第１レジスタと、前記セット信号を記憶
   保持する第２レジスタと、前記第２レジスタからセット
   信号が出力されているときは前記第１レジスタに保持さ
   れたデータ群のチェックを行ない、前記第２レジスタか
   らセット信号が出力されていないときは誤りを示す信号
   を出力するチェック回路と、前記第１レジスタに前記デ
   ータ群をセットする時刻にチェックイネーブル信号を発
   生するチェックイネーブル発生回路と、前記チェックイ
   ネーブル信号と前記チェック回路の出力とのアンド回路
   とから構成したことを特徴とする誤り検出回路。