JPS58219646A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明は、情報処理装置におけるパイプライン制御方式
に関するものである。

従来技術 一般に、パイプライン制御方式に於てパイプに流し込ま
れる情報は該当ステージの有効性、該当ステージデータ
、該当ステージデータの処理法および該当ステージデー
タの属性等の要素から構成される。これらの情報を扱う
パイプを実際に構成する場合、物理的な制約条件札よっ
てステージの構成要素を複数の物理モジュールに割描て
ることか多く、この結果互いに同期したパイプが複数個
並列に存在する構造となることが多い。この場合、各パ
イプの障害検出はス　　　。

テーツの有効性情報を扱うパイプ（制御パイプ）からそ
の他のパイプ（被制御パイプ）に対して出されるチェッ
ク指示信号を契機に１パリテイチエツクの方法で実施さ
れる。ところが従来のパリティチェ、りは、主としてパ
イプ単体としての障害検出を目的としている為に、物理
的に異なるモジュールに割当てられている各パイプ間の
同期ずれに関する障害を容易に検出することができなか
った。

発明の目的 本発明の目的は、パイプライン制御方式において並列に
存在する複数のパイプ間の同期ずれ障害検出機構を提供
することにある。

制御パイプと複数の被制御パイプより成るパイプライン
構造妬おいて、パイプの入口で制御パイプから被制御パ
イプに対して連絡される各ステージ情報の有効性に基づ
き、ステージ中の情報を操作する。つまり、ステージが
有効であれば情報は何ら修正を受けずにパイプの次段へ
送られ、ステージが無効であれば、正常動作中には発生
しないデータパターンに該肖ステージの情報を変更する
。

次にパイプの出口において、再び制御パイプから被制御
パイプに対し各ステージの有効性を連絡する。両パイプ
間に同期ずれが生じていなケレハ、ステージが有効な場
合のステージ中の情報は正常なデータパターンであシ、
無効な場合の情報は異常データパターンになるはずであ
る。したがって、もしこの有効性とデータパターンの関
係が崩れれば、パイプ間の同期ずれが発生したものとし
て障害検出が可能となるわけである。

発明の実施例 明する。

第１図は、情報処理装置に於ける主記憶制御装置（ＳＣ
Ｕ）と主記憶装置（ＭＳ）の接続を示すブロック図で、
ＭＳを６４個のバンク（ＢＫ）に分割し、それを８ＢＫ
毎Ｋまとめ８パンクグループ（ＢＧ）としてＳＣＵに接
続する構造を示している。

第２図は前記ＩＢＧ内のデータ系構造、制御系構造を示
す。データ系は８ＢＫの記憶素子群周辺機構の共通化を
図シ、制御系はパイプライン方式を採用している。制御
パイプ２１６はＳＣＵからのリクエスト、動作コードお
よびＢＫ番号を受け、それを多段のシフトレジスタに流
り各段に於てデータ構造を制御する信号２０１〜２０４
を送出する。一方データ系構造では、ｓｃＵがらのアド
レス、書込データの受口２０５，２０６、誤シ訂正符号
（ＦＣＣ）生成回路２０７と２０８、ＦＣＣチェック回
路２０９、アドレス用パイプ２１ｂ１部分書込用パイプ
２１１およびＳＣＵへの送口２１２などを、該ＢＧ（７
）８個ノハンクＢＫＯ−ＢＫ７で共有する。ここで、部
分書込用パイプ２１１は部分書込用のデータバッファで
ある。部分書込では、一旦該当番地の内容を読出し、そ
れと部分的に新たに書込むべきデータとマージした上で
該当番地に書込む為に、読出動作中の書込データの保持
が必要となる。更にアドレス用パイプ２１０は、ＥＣＣ
によるチェックで読出データの誤りを検出した場合に、
障害処理用の誤り発生アドレスを障害アドレスレジスタ
に格納する為のバッファである。なお、第２図に示すパ
イプ２１３．２１０および２１１はすべて複数段のシフ
トレジスタより構成し、使用する記憶素子の性能に合わ
せてパイプの長さを変えられるようにバイパス機構を備
えている。

さて、前記パイプ２１３．２１０および２１１は各々並
列に存在し、物理的に異なるモジュールによって構成さ
れる。この為、複数段のシフトレジスタにシフト動作の
契機を与える信号（クロ。

り、パルス）の障害、または構成回路自体の障害によっ
てパイプ間の同期ずれが発生し得る。

つまり、複数のパイプに同時刻で入力された一連の情報
が、該パイプの出口に於てその出力時刻が乱れるという
障害が発生し得る。このパイプ間の同期ずれを容易に検
出する機構を備えた制御パイプと被制御パイプを第３図
に示す。但し、制御パイプ３０１は第２図のパイプ２１
３に対応し、被制御パイプ３０２は第２図のアドレス用
パイプ２１０または部分書込用パイプ２１１に対応する
。

第３図に於て、制御パイプ３０１と被制御パイプ３０２
は、一定処理単位時間（ステージ）内の有効性つまシ該
ステージ中の情報がＳＣＵからのリクエストに対応した
ものであるか否かによってパリティチェックの契機を与
える信号５０６゜６０６によって関係付けられる。

まずパイプの入口に於て、ステージ中の情報が有効であ
る場合、有効性を示す信号３０６によってパリティチェ
ックを実施する。一方、ステージ中の情報が無効である
場合、該当ステージは空であ抄、そのデータを異常デー
タパターンに加工する。この操作を加えてもＭＳの動作
に影響はない。

本動作の詳細を第４図に示す。パリティチェック４０４
の結果はステージ中の情報の有効性を示す信号６０３に
よってレジスタ４０５に格納すれる。更に、信号３０３
が鳴動を示していれば、ゲート群４０３を開きレジスタ
４０１の内容をそのま壕レジスタ４０２に移す。一方、
信号６０５が無効を示していれば、ゲート群４０３を閉
じパリティエラーパターンが挿入される。

次にパイプの出口に於て、ステージ中の情報の有効性を
示す信号３０６に基づきパリティチェックを行なう。第
５図にその詳細を示す。信号３０６が有効を示している
場合、パリティチェッカ５０２の結果をレジスタ５０４
に格納する。一方、無効を示している場合、反転ゲート
５０６を通した信号によってパリティチェッカ５０２の
反転出力をレジスタ５０５に格納する。障害検出信号５
０７はレジスタ５０４と５０５の出力をゲート５０６で
論理和をとることによυ作成する。つ１シ、バイブロ０
１と３０２の間で同期ずれが発生していなければ有効な
ステージのデータパターンハ正常でアシ、無効（空）な
ステージのデータパターンはパリティエラーパターンと
なって、障害検出信号５０７は論理０を示す。一方、同
期すれが発生した場合には有効を示しているステージの
チー４１がバリティエラーパターントするか、無効であ
るステージのデータが正常データパターンとなることに
よって、障害検出信号５０７が論理１を示し障害が検出
される。

発明の効果 本発明によれば、並列に存在するパイプ間の同期ずれを
容易に検出することができるので、パイプライン制御方
式の診断性向上に効果がある。

【図面の簡単な説明】

第１図は情報処理装置に於ける主記憶装置と主記憶装置
との接続を示すブロック図、第２図は第１図に於ける１
バンクグループ内の構成図、第６図は制御パイプと被制
御パイプの構成図、第４図は異常データパターン作成回
路図、第５図は同期ずれ障害検出回路図である。 ２１６・・・制御パイプ、２１０・・・アドレス用パイ
プ、２１１・・・部分書込用パイプ、３０１・・・制御
パイプ、３０２・・・被制御パイプ、３０３，３０６・
・・ステージ中情報の有効性を示す信号、 ３０１．３０７・・・パリティチェ、り機構、３０５・
・・Ｍｌデータパターン作成回路。 第３臼 オ　５　λ

Claims (1)

【特許請求の範囲】
1. １、蕪列に存在する制御パイプと被制御パイプよシ成る
   情報処理装置において、制御パイプから被制御パイプへ
   の指令によシバイブの入口で空状態のステージ忙異常デ
   ータパターンを挿入し、パイプの出口で各ステージのデ
   ータパｉ−ンを検査することＫより複継のパイプ間の同
   期ずれを検出するようにしたことを特徴とするパイプラ
   イン制御方式。