JPS6049952B2 - メモリ制御装置のビジ−制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、１個又は複数の処理装置から主記憶アクセス
要求を受け、主記憶装置に対して起動をかける主記憶制
御装置、特に主記憶制御装置のビジー制御方式に関する
ものである。

メモリ素子は１度アクセスを受けると、そのサイクル・
タイムの間は他のアクセスは受け付けられない。

その間はメモリのバンク・ビジーとして他のアクセスを
その素子に対して行わせない様に制御する必要がある。
このようなビジー制御は主記憶制御装置で行われる。

主記憶制御装置は、アクセスを起動したバンクをメモリ
・サイクル、タイムの間はビジーとして他の要求を受け
付けないように制御する。主記憶装置に対するアクセス
要求は、アクセスするバンクがビジーか否かをチェック
してから起動する。このような制御を行うに際して以下
の２通りの方法が考えられる。その１つは、バンク・ア
ドレスを主記憶制御装置内でパイプラインとして持ち、
主記憶アクセス要求アドレスと比較してビジーをチェッ
クする方法である。この方法は、メモリ・サイクル・タ
イム分のアドレス・パイフライＪンの各ステージと、主
記憶アクセス要求アドレスを比較するために、大量のコ
ンベア回路が必要である。その２は、バンク数のセット
／リセット・フリップ・フロップを持ち、主記憶アクセ
スが起動された時に該当するフリップ・フロップをセツ
フトし、サイクル、タイム後に該当するフリップ。フロ
ップをリセットする方法である。この第２の方法を採用
した場合には、主記憶アクセス要求アドレスによつて、
アクセスするバンクに対応するフリップ・フロップがセ
ットされているか否かをチェックする。第１の方法では
、マシン・サイクルが速いと、大量のシフト・レジスタ
を要し、また大量のコンベア回路が必要である。最近の
ＬＳＩ素子の進歩は著しく、このためマシン・サイクル
は高速になり、メモリ・サイクル・タイムとの差がます
ますひらく傾向にある。この理由により、本発明ては第
２の方法を採用している。メモリ・アクセスについて考
えると、代表的なものとしてフエツチ（Ｆｅｔｃｈ）、
全書込み（ＦｕｌｌＳｔＯｒｅ）部分書込み（Ｐａｒｌ
ｊａｌＳｔＯｒｅ）がある。

フエツチとは主記憶装置よりデータをフエツチすること
である。全書込みとは、８バイト幅でＦＣＣが作られて
いるとすると、バウンダリに合つた８バイトのデータを
ストアすることを言う。このときは、８バイトのストア
・データからＥＣＣコードを作成し、これも主記憶装置
にストアする。部分書込みとは８バイト以下のストアで
ある。この場合は、ＥＣＣコードの作成のために、主記
憶装置からデータをフエツチして来てストア・データと
マージし、マージしたデータからＥＣＣを作成してから
主記憶装置にストアする必要がある。最初のフエツチは
部分書込ものフエツチ●サイクル、次のストアを部分書
込みの書込みサイクルと呼ぶことにする。部分書込みを
考えると、フエツチ●アクセスの後でストア・アクセス
が行われる。

この場合のストア・アクセスのためのアドレスは主記憶
制御装置内で憶えておく必要がある。毎サイクル・アク
セス可能なシステムを考えると、主記憶制御装置内にシ
フトレジスタを使用したアドレス・バイブ．ラインが必
要である。このアドレス・バイブラインは、この他に、
ＥＣＣのチェック結果であるＥＣＣエラーが検出した時
に故障記憶アドレス（ＦａｌｌｌｎｇＳｔｒａ？Ａｄｄ
ｒｅｓｓ）として起動できるようにアドレスを憶えてお
いたり、バンク・ビジー．をセットしたアドレスを憶え
ておいて、メモリ・サイクル・タイムの経過後にバンク
●ビジー用フリップ・フロップをリセットするのに使用
する。部分書込みのフローを考えると、フエツチ・アク
セスの後にストア・アクセスを行うが、従来の・方式で
はストア・アクセスが起動された時に再びアドレス・バ
イブラインの先頭段にストア●アドレスを入力していた
。これは、アドレス・バイブラインの物量減と、コント
ロールの統一による簡単化のためであつた。しかし、こ
の従来方式を採用すると、部分書込みのストア・アクセ
スが起動されると、アドレス・バイブラインにストア・
アクセスのアドレスが入力されるため、新たに起動され
ようとしたアクセスが禁止され、性能の低下が生ずる。
例えば、ベクトル・プロセッサのように主記憶アクセス
が毎サイクル行われ、また、同じオペレーションが連続
する場合を考える。部分書込みの場合を考えると、最初
に部分書込みのフ）エッチ●サイクルが続き、次にスト
ア●サイクルが続き、その間はフエツチ・サイクルは禁
止される。従つて、性能は１１２になつてしまう。この
点を改善するために、アドレス・バイブラインの段数を
長くして、部分書込みのストア・サイクル時・にアドレ
ス・バイブラインに再入力したようにする手段もあるが
、ビジー・フリップ・フロップをリセットするアドレス
を抜くタイミングが２個所増え、制御が複雑になる。本
発明は、上記の考察に基づくものであつて、・性能が向
上すること、物量が低減できること及びコントロールが
簡単なこと等の特徴を有する主記憶制御装置のビジー制
御方式を提供することを目的としている。

そしてそのため、本発明の主記憶制御装置のビジー制御
方式は、アクセス要求元からの主記憶装置アクセス要求
がセットされるボートと、主記憶装置アクセス要求を所
定の優先順位に従つて選択し選択されたアクセス要求に
基づいて主記憶アクセスを起動する優先回路と、複数の
バンクにインタリーブされた主記憶装置の各バンクに１
対１の対応をなす複数のビジー・フリップ・フロップを
もつビジー表示手段と、上記優先回路の出力するアドレ
スが入力されるアドレス・バイブラインと、上記ビジー
表示手段にリセットすべきビジー・フリップ・フロップ
を指定するバンク・アドレスをシフトするリセット・ア
ドレス・バイブラインとを備え、且つ部分書込みが行わ
れる場合には、フエツチ・サイクルが開始された後にア
ドレスが上記アドレス・バイブラインに入力され、アド
レス・バイブラインから出力される当該アドレスがスト
ア・サイクルのために上記優先回路に入力されると共に
、当該アドレスのアドレス・バイブラインへの再入力が
禁止され、更に当該アドレスのバンク・アドレス部分が
上記リセット●アドレス●バイブラインに入力され、全
書込み及びデータ読出しの場合には、上記優先回路の出
力するアドレス中のバンク◆アドレス部分が上記リセッ
ト・バイブラインに入力されるように構成されているこ
とを特徴とするものである。以下本発明を図面を参照し
つつ説明する。第１図は本発明が適用されるシステムの
概要を示す図、第２図はビジー表示手段の概要を示す図
第３図はビジー表示手段の詳細を説明する図、第４図は
本発明の１実施例のブロック図、第５図は部分書込もの
タイム・チャートである。

第１図において、ＭＳＵは主記憶装置、ＭＣＵは主記憶
制御装置、ＶＵはベクトル・プロセッサ、ＳＵはスカラ
ー●ユニット、ＣＵはチャネル、プロセッサをそれぞれ
示している。

主記憶装置ＭＳＵは、托個のバンクにインタリーブされ
ている。主記憶制御装置ＭＣＵは、主記憶装置ＭＣＵと
ベクトル●プロセッサＶＵｌスカラー●ユニットＳＵｌ
チャネル・プロセッサＣＵとの間の仲介を行うものであ
る。ベクトル●プロセッサＶＵは、複数の演算処理部を
有しており、ベクトル命令を処理するものである。ベク
トル・プロセッサＶＵと主記憶制御装置ＭＣＵとの間の
バスの本数は多くされ、多量のデータの転送を行うこと
が出来る。スカラー・ユニットＳＵは通常の中央処理装
置であり、スカラー・ユニットＳＵはスカラー命令を実
行するものである。チャネル・プロセッサＣＵは、チャ
ネル装置（図示せず）を制御するものである。第２図は
ビジー表示手段を概要を示すものである。第２図におい
て、１はバンク・ビジー・フリップ・フロップ、２はリ
セット・デコーダ、３はチェック●デコーダ、４はセッ
ト●デコーダをそれぞれ示している。バンク●ビジー●
フリップ●フロップ１は托個設けられており、各バンク
・ビジー・フリップ・フロップ１は、主記憶装置ＭＳＵ
の各バンク１対１の対応をなしている。第３図はビジー
表示手段の一部の詳細を示すものである。第３図におい
て、１−０は第３番のバンク・ビジー・フリップ●フロ
ップ、５はセット・デコーダの一部、６はリセット・デ
コーダの一部、７はチェック・デコーダの一部、８は０
Ｒ回路をそれぞれ示している。いま、−セット・アドレ
スがオールＲＯｊであり且つセット・バリッドがＲＯＪ
であると、フリップ・フロップ１−０はセットされ、リ
セット●アドレスがオールＲＯョで且つーリセット・ア
ドレスが１０Ｊてあると、フリップ・フロップ１−０が
リセットされる。また、チェック・アドレスがオールＲ
ＯＪであるとフリップ・フロップ１−０の内容が続出さ
れる。第４図は本発明の１実施例のブロック図である。

第４図において、１１は要求ボート、１２は優先回路、
１３はビジー表示手段、１４はアドレス・バイブライン
、１５はリセット・アドレス・パイプライ、２１ないし
３１はバスをそれぞれ示している。要求ボート１１はレ
ジスタであつて、主記憶アクセス要求がこの要求ボート
にセットされる。

優先回路１２は、主記憶アクセス起動が可能であるか否
かを判断し、可能であれは起動（ＡＳＧＯ）をかける回
路である。ビジー表示手段１３は、第２図、第３図に示
したような構成を有している。アドレス・バイブライン
１４はシフトレジスタで構成され、リセット・アドレス
・バイブライン１５をシフトレジスタで構成されている
。バス２１は主記憶アクセス要求の要求バスであり、図
示の例では１入力であるが、複数人力を選択してボート
１１に入力することもある。バス２２は、ボート１１に
セットされたアドレスを優先回路１２に入力するもので
ある。バス２３は、ボート１１にセットされたアドレス
のバンク・アドレス部分をビジー表示手段１３に送るた
めのものであり、このバンク・アドレスはバンク・ビジ
ーフリップ・フロップのセットおよびチェックに使用さ
れる。バｊス２４，２５は、主記憶アクセス起動時にア
ドレスを主記憶装置ＭＳＵに送出するためのバスである
。バス２６はアドレス・バイブライン１４の入力バスで
あり、バス２７はフエツチおよび全書込み時に使用され
るリセット・アドレス・バイブライン１５の入力バスで
ある。バス２８は、部分書込みのストア●サイクル時に
主記憶起動アドレスを優先回路１２に送るバスである。
バス２９は故障記憶アドレスを送るバスである。バス３
０は、バンク●ビジー●フリップ●フロップのリセツト
フ用アドレスを送るバスである。バス３１は、部分書込
みのストア・サイクル時にアドレス・バイブライン１４
から出力されるアドレスの中のバンク●アドレス部分を
リセット◆アドレス●バイブライン１５に入力するため
のバスである。バス２１によつて送られて来た主記憶ア
クセス要求、アドレス、フラグおよび０Ｐコードは、要
求ボート１１にセットされる。

要求ボート１１にセットされた要求の中のバンク・アド
レス部分はビジー表示手段１３に送られ、ビジー・フリ
ップ・フロップのセットおよびチェックがなされる。ビ
ジー・チェックの結果は、優先回路１２に送られ、要求
を起動する条件の１つになる。第４図の実施例の動作は
、フエツチ、全書込み、部分書込みによつて異なるので
、それぞれの場合に分けて説明する。フエツチおよび全
書込みの場合は下記のような動作が行われる。

主記憶アクセスの起動が可能であると、アドレスをバス
２４又は２５にのせて、主記憶装置のアクセスが行われ
る。要求ボート１１のアドレスはバス２６を介してアド
レス・バイブライン１４に入力されると共に、バス２７
を介してリセット・アドレス●バイブライン１５に入力
される。アドレス・バイブライン１４にセットされたア
ドレスは、ＥＣＣエラーが検出されると、抜き出され、
故障記憶アドレスとして使用され、ＥＣＣエラーが発生
しないと消滅する。リセット・アドレス・バイブライン
１５に入力されたアドレスは一定段数をシフトされた後
に取出され、バス３０を介してビジー表示手段１３に送
られ、該当するビジー・フリップ・フロップをリセット
する。部分書込みの場合には、下記のような動作がなさ
れる。

主記憶アクセスの起動が可能であると、まず、フエツチ
●アクセスの起動がバス２４，２５を用いて起動される
。ボート１１にセットされているアドレスは、バス３６
を介してアドレス・バイブライン１４に入力される。リ
セット・アドレス・バイブライン１５へのバス２７を使
つて入力は行われない。アドレス・バイブライン１４に
．入力されたアドレスは、バイブライン内でシフトされ
、データがフエツチされ、ベクトル・プロセッサの書込
データとマージされ、新たにＥＣＣコードが作成されて
書込みデータが用意されたタイミングでアドレス・バイ
ブライン１４から抜き出．され、バス２８を介して優先
回路１２に送られ、ストア●サイクルの主記憶起動アド
レスとして使われる。この起動アドレスは、アドレス・
バイブライン１４に再び入力されない。バス２８を介し
て起動アドレスが優先回路１２に送られると同時に、バ
ンク・アドレスがバス３１を介してリセット・アドレス
・パイプライ１５に入力される。入力されたリセット・
アドレスは、リセット・アドレス・バイブライン１５内
をシフトされ、主記憶のサイクル・タイム後に抜き出さ
れ、バス３０を介してビジー表示手段１３に送られ、該
当するビジー●フロップをリセットする。この抜き出し
の段数は、フエツチ又は全書込みと同じ段数である。フ
エツチ●データにＥＣＣエラーが検出された場合は、故
障記憶アドレスとして使用されるのは、上記のフエツチ
の場合と同様である。またＥＣＣエラーが訂正不可能な
記憶エラーの場合には、ストア・サイクルの主記憶アク
セスの起動は抑止される。第５図は部分書込みのタイム
・チャートを示すものであるが、このタイム・チャート
については上述の説明によつて充分に理解できるものと
思われるので説明を省略する。

以上の説明から明らかなように、本発明によれば、（イ
）部分書込のストア●サイクルの主記憶アクセス起動時
には、リセット・アドレス・バイブラインにのみストア
・アドレスを入力する。

したがつて、次の部分書込みのフエツチ●サイクルのア
ドレスをアドレス●バイブラインに入力することが可能
となり、次の部分書込みのフエツチ・サイクルの起動は
、前の部分書込みのストア・サイクルの起動と重複して
可能となる。（ロ）ビジー表示手段に送るリセット・ア
ドレスは、どのようなオペレーションであつてもリセッ
ト・アドレス・バイブラインの同じ段から抽出される。
等の顕著な作用効果が得られる。

【図面の簡単な説明】

第１図は本発明が適用されるシステムの概要を示す図、
第２図はビジー表示手段の概要を示す図、第３図はビジ
ー表示手段の詳細を説明する図、第４図は本発明の１実
施例のブロック図、第５図は部分書込みのタイム・チャ
ート。 １１・・・要求ボート、１２・・・優先回路、１３・・
・ビジー表示手段、１４・・・アドレス・バイブライン
、１５・・・リセット・アドレス・バイブライン、２１
ないし３１−バス。

Claims (1)

【特許請求の範囲】
1. １ アクセス要求元からの主記憶装置アクセス要求がセ
   ットされるポートと、主記憶装置アクセス要求を所定の
   優先順位に従つて選択し選択されたアクセス要求に基づ
   いて主記憶アクセスを起動する優先回路と、複数のバン
   クにインタリーフされた主記憶装置の各バンクに１対１
   の対応をなす複数のビジー・フリップ・フロップをもつ
   ビジー表示手段と、上記優先回路の出力するアドレスが
   入力されるアドレス・パイプラインと、上記ビジー表示
   手段にリセットすべきビジー・フリップ・フロップを指
   定するバンク・アドレスをシフトするリセット・アドレ
   ス・パイプラインとを備え、且つ部分書込みが行われる
   場合には、フエツチ・サイクルが開始された後にアドレ
   スが上記アドレス・パイプラインに入力され、アドレス
   ・パイプラインから出力される当該アドレスがストア・
   サイクルのために上記優先回路に入力されると共に、当
   該アドレスのアドレス・パイプラインへの再入力が禁止
   され、更に当該アドレスのバンク・アドレス部分が上記
   リセット・アドレス・パイプラインに入力され、全書込
   み及びデータ読出しの場合には、上記優先回路の出力す
   るアドレス中のバンク・アドレス部分が上記リセット・
   パイプラインに入力されるように構成されていることを
   特徴とするメモリ制御装置のビジー制御方式。