JPS6223899B2 - - Google Patents
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- JPS6223899B2 JPS6223899B2 JP56063724A JP6372481A JPS6223899B2 JP S6223899 B2 JPS6223899 B2 JP S6223899B2 JP 56063724 A JP56063724 A JP 56063724A JP 6372481 A JP6372481 A JP 6372481A JP S6223899 B2 JPS6223899 B2 JP S6223899B2
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- Japan
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- 238000000034 method Methods 0.000 claims description 7
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000002405 diagnostic procedure Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、バツフアストーリツジから読出した
データに誤りが発見されたときメインメモリから
同じデータを読出して使用する際の記憶装置制御
方式に関する。
データに誤りが発見されたときメインメモリから
同じデータを読出して使用する際の記憶装置制御
方式に関する。
計算機システムではメインメモリ（主記憶装
置、以下MMという）から読出したデータは別途
バツフアストーリツジ（緩衝記憶装置、以下BS
という）に書き込み、再び同じデータがリクエス
トされたときはMMをアクセスすることなく直ち
にそれをBSから読出して供給するという方式が
とられ、またBSから読出した（フエツチとい
う）データに対しパリテイチエツクをした所、異
常が発見された場合は、当該データに対する正し
いデータはMMにあるからそれを読出して（ブロ
ツクフエツチという）使用し、一方異常は何処で
生じたかを知るべく、正、誤両データを比較して
その不一致ビツトを検出するという診断方式も採
用されている。
置、以下MMという）から読出したデータは別途
バツフアストーリツジ（緩衝記憶装置、以下BS
という）に書き込み、再び同じデータがリクエス
トされたときはMMをアクセスすることなく直ち
にそれをBSから読出して供給するという方式が
とられ、またBSから読出した（フエツチとい
う）データに対しパリテイチエツクをした所、異
常が発見された場合は、当該データに対する正し
いデータはMMにあるからそれを読出して（ブロ
ツクフエツチという）使用し、一方異常は何処で
生じたかを知るべく、正、誤両データを比較して
その不一致ビツトを検出するという診断方式も採
用されている。
第１図はかゝるBS及びその周辺回路を示し、
MiRはムーブインレジスタ、WRはライトレジス
タ、BDRはブロツクデータレジスタ、G1はパリ
テイチエツク用のEX−ORゲートである。BSに
所望データがある場合はBS，BDR，ＩWR
（インストラクシヨン、オペランド、ワードレジ
スタ）の系で演算回路などへデータが供給され、
BSに所望データがない場合はMM，MiR，BYP，
BDR，ＩWRの系でデータが供給され、この
MMから読出したデータは別途MiR，WRの系で
BSに書込まれる。BSから読出したデータはゲー
トG1でパリテイチエツクされ、エラーと分ると
そのエラーデータに対する正しいデータをMMか
ら読出す。エラーだと分つた時には速やかに正し
いデータを供給したいのでMM，MiR，BYP，
BDR，ＩWRの系で送出し、BSはバイパスす
るのが一般的な方法である。なおこのブロツクフ
エツチしたデータは別途MiR，WRの系で、ライ
ン（記憶領域）を変えてBSへ書込んでおく。異
常が発見されたデータとブロツクフエツチしたデ
ータとは照合されるが、この照合回路は図示して
いない。
MiRはムーブインレジスタ、WRはライトレジス
タ、BDRはブロツクデータレジスタ、G1はパリ
テイチエツク用のEX−ORゲートである。BSに
所望データがある場合はBS，BDR，ＩWR
（インストラクシヨン、オペランド、ワードレジ
スタ）の系で演算回路などへデータが供給され、
BSに所望データがない場合はMM，MiR，BYP，
BDR，ＩWRの系でデータが供給され、この
MMから読出したデータは別途MiR，WRの系で
BSに書込まれる。BSから読出したデータはゲー
トG1でパリテイチエツクされ、エラーと分ると
そのエラーデータに対する正しいデータをMMか
ら読出す。エラーだと分つた時には速やかに正し
いデータを供給したいのでMM，MiR，BYP，
BDR，ＩWRの系で送出し、BSはバイパスす
るのが一般的な方法である。なおこのブロツクフ
エツチしたデータは別途MiR，WRの系で、ライ
ン（記憶領域）を変えてBSへ書込んでおく。異
常が発見されたデータとブロツクフエツチしたデ
ータとは照合されるが、この照合回路は図示して
いない。
しかしながらかゝる従来方式ではBSからフエ
ツチしたデータにエラーがあることが分つても、
そのエラーはWR，BS，BDRのどこで生じたか
を推定するのは容易でない。またBS，BDR，Ｉ
WRの系はバス容量が大で、例えばMMからの
バスは８バイトであるのに対しその２倍の16バイ
トある。従つてBSからデータをフエツチする場
合は１回のアクセスでよいものが、MMからバイ
パスを通して所望データをブロツクフエツチする
場合は２回のアクセスが必要であり、このため後
述のQXの場合にフエツチアドレスが条件を満た
しているか否かの判定が厄介という問題もある。
ツチしたデータにエラーがあることが分つても、
そのエラーはWR，BS，BDRのどこで生じたか
を推定するのは容易でない。またBS，BDR，Ｉ
WRの系はバス容量が大で、例えばMMからの
バスは８バイトであるのに対しその２倍の16バイ
トある。従つてBSからデータをフエツチする場
合は１回のアクセスでよいものが、MMからバイ
パスを通して所望データをブロツクフエツチする
場合は２回のアクセスが必要であり、このため後
述のQXの場合にフエツチアドレスが条件を満た
しているか否かの判定が厄介という問題もある。
本発明はかゝる点を改善しようとするものでエ
ラー発見時のブロツクフエツチはバイパスルート
を禁止してMiR，WRの系でラインを変えてBSに
書込み、それを読出してＩWRへ供給するよう
にし、一方エラーが発見されたデータはフリーズ
し、それを該BSからのデータ（エラー発見でブ
ロツクフエツチしたもの）と比較するようにし
た。このようにすると故障部位の推定が容易とな
り、またQXの場合のフエツチアドレスの正誤判
断が容易になる。即ち本発明は主記憶装置から読
出したデータは別途緩衝記憶装置へ格納してお
き、該格納データが再びアクセスされたとき当該
データを緩衝記憶装置から読出すようにした記憶
装置の制御方式において、緩衝記憶装置から読出
したデータに誤りが発見された場合はそのエラー
データ、アドレス及びエラーバイトを凍結し、主
記憶装置からエラーデータに対する正しいデータ
を読出し、その読出したデータを緩衝記憶装置に
記憶領域を変えて書込み、それを読出して送出す
ると共に前記エラーデータと対応することを特徴
とするが、次に実施例を参照しながらこれを詳細
に説明する。
ラー発見時のブロツクフエツチはバイパスルート
を禁止してMiR，WRの系でラインを変えてBSに
書込み、それを読出してＩWRへ供給するよう
にし、一方エラーが発見されたデータはフリーズ
し、それを該BSからのデータ（エラー発見でブ
ロツクフエツチしたもの）と比較するようにし
た。このようにすると故障部位の推定が容易とな
り、またQXの場合のフエツチアドレスの正誤判
断が容易になる。即ち本発明は主記憶装置から読
出したデータは別途緩衝記憶装置へ格納してお
き、該格納データが再びアクセスされたとき当該
データを緩衝記憶装置から読出すようにした記憶
装置の制御方式において、緩衝記憶装置から読出
したデータに誤りが発見された場合はそのエラー
データ、アドレス及びエラーバイトを凍結し、主
記憶装置からエラーデータに対する正しいデータ
を読出し、その読出したデータを緩衝記憶装置に
記憶領域を変えて書込み、それを読出して送出す
ると共に前記エラーデータと対応することを特徴
とするが、次に実施例を参照しながらこれを詳細
に説明する。
再び第１図を参照するに、主記憶装置MMから
読出したデータはムーブインレジスタMiRに格納
され、当該データの先頭アドレスはレジスタ１０
に、データ長はレジスタ１２に書込まれる。なお
データ読出しに際してCPUは先頭アドレスとデ
ータ長を指定するが、レジスタ１０，１２に書込
まれるのはこれらのアドレス及びデータ長であ
る。またこの第１図ではデータ等は図面左から右
へ流れるとしており、この左、右方向へ同じ位置
にあるものは同じタイミングで動作する。パリテ
イチエツクを行なうゲートG1でエラーが検出さ
れるとエラー時フリーズ信号EFが発生され、そ
のエラーデータがレジスタ１４に、エラーバイト
（８バイトのうちの何番目のバイトがエラーかを
示すもの）がレジスタ１６に、更にこのエラーデ
ータを含む８バイトデータ群の先頭アドレスがレ
ジスタ２２を通つてレジスタ１８に取込まれ、凍
結される。かゝる状態でMMに対しブロツクフエ
ツチするが、この場合のアドレスはエラーバイト
に対する正しいデータが含まれるように、フエツ
チアドレスは下式を満足する必要がある。
読出したデータはムーブインレジスタMiRに格納
され、当該データの先頭アドレスはレジスタ１０
に、データ長はレジスタ１２に書込まれる。なお
データ読出しに際してCPUは先頭アドレスとデ
ータ長を指定するが、レジスタ１０，１２に書込
まれるのはこれらのアドレス及びデータ長であ
る。またこの第１図ではデータ等は図面左から右
へ流れるとしており、この左、右方向へ同じ位置
にあるものは同じタイミングで動作する。パリテ
イチエツクを行なうゲートG1でエラーが検出さ
れるとエラー時フリーズ信号EFが発生され、そ
のエラーデータがレジスタ１４に、エラーバイト
（８バイトのうちの何番目のバイトがエラーかを
示すもの）がレジスタ１６に、更にこのエラーデ
ータを含む８バイトデータ群の先頭アドレスがレ
ジスタ２２を通つてレジスタ１８に取込まれ、凍
結される。かゝる状態でMMに対しブロツクフエ
ツチするが、この場合のアドレスはエラーバイト
に対する正しいデータが含まれるように、フエツ
チアドレスは下式を満足する必要がある。
Fetch ADRError ADR
Fetch ADR＋Length ………(1)
こゝでFetch ADRはブロツクフエツチアドレ
ス（このアドレスより本例では８バイトのデータ
が読出される）、Error ADRはエラーバイトのア
ドレス、Lengthはデータ長で本例では８バイト
である。(1)式が満足されるエラーバイトに対する
コレクト（正しい）バイトを含むデータが得られ
たはずであるからそれをレジスタ２３に凍結す
る。CFはコレクトマツチ時フリーズ信号で(1)式
が満足されたとき発生する。
ス（このアドレスより本例では８バイトのデータ
が読出される）、Error ADRはエラーバイトのア
ドレス、Lengthはデータ長で本例では８バイト
である。(1)式が満足されるエラーバイトに対する
コレクト（正しい）バイトを含むデータが得られ
たはずであるからそれをレジスタ２３に凍結す
る。CFはコレクトマツチ時フリーズ信号で(1)式
が満足されたとき発生する。
なおリトライはエラーが発見されたデータのア
ドレスと同じアドレスで行なえばよい様に思われ
るが、計算機システムでは命令の先取りが行なわ
れており、その先取りのためのBSアクセス時に
エラーを生じた場合は、その先取りアクセスのみ
を単独でリトライしても、その他の部分（先取り
命令バツフアや命令実行部など）との動作の整合
性がとれないことが生じる。そこでそのような不
整合の生じることがない適当な命令の区切り部分
から、命令実行も含めた計算機全体の処理をリト
ライすることが必要となる。その場合、上記エラ
ーアドレスよりかなり前のアドレスからBSのリ
トライアクセスが行なわれるので、そのアクセス
アドレスを監視して、エラーアドレスを含んだリ
トライアクセスが行なわれたことを検出すること
が必要となる。
ドレスと同じアドレスで行なえばよい様に思われ
るが、計算機システムでは命令の先取りが行なわ
れており、その先取りのためのBSアクセス時に
エラーを生じた場合は、その先取りアクセスのみ
を単独でリトライしても、その他の部分（先取り
命令バツフアや命令実行部など）との動作の整合
性がとれないことが生じる。そこでそのような不
整合の生じることがない適当な命令の区切り部分
から、命令実行も含めた計算機全体の処理をリト
ライすることが必要となる。その場合、上記エラ
ーアドレスよりかなり前のアドレスからBSのリ
トライアクセスが行なわれるので、そのアクセス
アドレスを監視して、エラーアドレスを含んだリ
トライアクセスが行なわれたことを検出すること
が必要となる。
レジスタ１６，１８に凍結されたエラーバイト
および先頭アドレスは加算器２０で加算され、エ
ラーバイトのアドレス２４が求められる。次いで
リトライが行なわれるとそのリトライのアドレス
およびデータ長はレジスタ１０，１２にリトライ
毎に書込まれ、第２の加算器２６でレジスタ１
０，２４の出力の差が求められ、その差２８とデ
ータ長３０とイネーブル信号ENB（＝バイパス
＋OPIFアクセス）とEF信号とがゲートG2に入
り、前記(1)式が成立したときコレクトマツチ時フ
リーズ信号CFが出力される。即ちゲートG2は
ENB及びEFがともに１（従つてエラーが生じて
おり、かつBSアクセス）のタイミングでレジス
タ２８と３０の内容を矩形枠で示すCFユニツト
へ与え、該ユニツトは誤差が正でデータ長より小
のとき即ち前記(1)式を満たすときCF信号を生じ
る。なお上記OPIFはオペランド／命令フエツチ
を示す。信号CFはレジスタ２３に入力してコレ
クトデータを該レジスタに取込ませ、レジスタ１
４，２３の内容はそのエラーバイト部分が比較さ
れ（この回路は図示してない）、どのビツトが誤
りかが求められる。
および先頭アドレスは加算器２０で加算され、エ
ラーバイトのアドレス２４が求められる。次いで
リトライが行なわれるとそのリトライのアドレス
およびデータ長はレジスタ１０，１２にリトライ
毎に書込まれ、第２の加算器２６でレジスタ１
０，２４の出力の差が求められ、その差２８とデ
ータ長３０とイネーブル信号ENB（＝バイパス
＋OPIFアクセス）とEF信号とがゲートG2に入
り、前記(1)式が成立したときコレクトマツチ時フ
リーズ信号CFが出力される。即ちゲートG2は
ENB及びEFがともに１（従つてエラーが生じて
おり、かつBSアクセス）のタイミングでレジス
タ２８と３０の内容を矩形枠で示すCFユニツト
へ与え、該ユニツトは誤差が正でデータ長より小
のとき即ち前記(1)式を満たすときCF信号を生じ
る。なお上記OPIFはオペランド／命令フエツチ
を示す。信号CFはレジスタ２３に入力してコレ
クトデータを該レジスタに取込ませ、レジスタ１
４，２３の内容はそのエラーバイト部分が比較さ
れ（この回路は図示してない）、どのビツトが誤
りかが求められる。
本装置は８バイトバンダリーになつていてレジ
スタMiRなどは第２図に示す如く８バイトのもの
２つMiR1，MiR2が並設されており、これらは
MMに対する２回のアクセスで一杯になる。BS
も16バイトが８バイトずつ２つに分かれ、それら
が４組、計64バイトある。SELはセレクタ、BYP
はバイパスである。ブロツクフエツチアクセスの
単位データ量である８バイトデータが斜線を付し
て示すように両レジスタ部に跨るものである場合
（８バイトバンダリーをクロスしたアクセス、略
してQXという）を考えるに、BSからのフエツチ
は２ダブルワードつまり16バイトで行なわれるの
でQXの場合でも(1)式を満足するアドレスでの１
回のアクセスでよい。ところがMMから読出すブ
ロツクフエツチアクセスの場合は１ワード８バイ
ト単位でしかないから上記QXの場合は２回のア
クセスが必要になる。そこでバイパスルートを使
う従来方式でアドレスをマツチさせようとする
と、QXか否かによりマツチの制御を分ける必要
がある。例えばエラーバイトが右下り斜線を付し
て示すように第２レジスタ部MiR2側にあると、
左下り斜線部の先頭アドレスがアクセスされると
き(1)式は満足されるが、第１レジスタ部MiR1に
書込みがなされた段階ではMiR2側にはまだ書込
みがなされておらず、この段階で読取りを行なう
と１回目のアクセスでマツチしてしまい、エラー
バイトに対するコレクトバイトを含むデータが得
られなくなる。そこでQXの場合は(1)式の右辺の
“Length”をMiR1側に入る最終データまでのバイ
ト数として上記エラー発生を避けるなど制御およ
びそれを行なうハードウエアが複雑になる。この
点、エラー発生、リトライ時はバイパスを禁止
し、一旦BSに書込むという本発明方式はQXか否
かを考慮する必要がなく、有利である。
スタMiRなどは第２図に示す如く８バイトのもの
２つMiR1，MiR2が並設されており、これらは
MMに対する２回のアクセスで一杯になる。BS
も16バイトが８バイトずつ２つに分かれ、それら
が４組、計64バイトある。SELはセレクタ、BYP
はバイパスである。ブロツクフエツチアクセスの
単位データ量である８バイトデータが斜線を付し
て示すように両レジスタ部に跨るものである場合
（８バイトバンダリーをクロスしたアクセス、略
してQXという）を考えるに、BSからのフエツチ
は２ダブルワードつまり16バイトで行なわれるの
でQXの場合でも(1)式を満足するアドレスでの１
回のアクセスでよい。ところがMMから読出すブ
ロツクフエツチアクセスの場合は１ワード８バイ
ト単位でしかないから上記QXの場合は２回のア
クセスが必要になる。そこでバイパスルートを使
う従来方式でアドレスをマツチさせようとする
と、QXか否かによりマツチの制御を分ける必要
がある。例えばエラーバイトが右下り斜線を付し
て示すように第２レジスタ部MiR2側にあると、
左下り斜線部の先頭アドレスがアクセスされると
き(1)式は満足されるが、第１レジスタ部MiR1に
書込みがなされた段階ではMiR2側にはまだ書込
みがなされておらず、この段階で読取りを行なう
と１回目のアクセスでマツチしてしまい、エラー
バイトに対するコレクトバイトを含むデータが得
られなくなる。そこでQXの場合は(1)式の右辺の
“Length”をMiR1側に入る最終データまでのバイ
ト数として上記エラー発生を避けるなど制御およ
びそれを行なうハードウエアが複雑になる。この
点、エラー発生、リトライ時はバイパスを禁止
し、一旦BSに書込むという本発明方式はQXか否
かを考慮する必要がなく、有利である。
なおブロツクデータレジスタBDRの入力部に
は図示しないがバイトアライン回路があり、フエ
ツチアドレスレジスタ１０のアドレスがBDRの
先頭（左端）になるように整列を行なう。バイト
アラインは、BSから読出すときもまたMM−MiR
−BYPの経路で読出すときも行なわれる。また、
一旦CF信号が出ると、正しいデータはレジスタ
２３にセツトされ、次にレジスタ１４と２３の比
較処理に移つてしまう。よつてMM−MiR−BYP
のルートで正しいデータをフエツチする従来方式
では、エラーバイトが第２ワードにある場合は、
第１ワードでCF信号が出ないようにする必要が
ある。
は図示しないがバイトアライン回路があり、フエ
ツチアドレスレジスタ１０のアドレスがBDRの
先頭（左端）になるように整列を行なう。バイト
アラインは、BSから読出すときもまたMM−MiR
−BYPの経路で読出すときも行なわれる。また、
一旦CF信号が出ると、正しいデータはレジスタ
２３にセツトされ、次にレジスタ１４と２３の比
較処理に移つてしまう。よつてMM−MiR−BYP
のルートで正しいデータをフエツチする従来方式
では、エラーバイトが第２ワードにある場合は、
第１ワードでCF信号が出ないようにする必要が
ある。
またリトライデータをBSに書込む本発明方式
では障害部の推定が容易である。例えばBSの異
なるラインに書込んだ所、異常ではなくなつたと
すれば、障害部はBS特に当該エラーデータ記憶
に関与した部分であり、これに対しラインを変え
て書込みを行なつてもやはり異常が検出されたと
すると障害部はBSの周辺回路具体的にはWRなど
である確率が高いということになる。
では障害部の推定が容易である。例えばBSの異
なるラインに書込んだ所、異常ではなくなつたと
すれば、障害部はBS特に当該エラーデータ記憶
に関与した部分であり、これに対しラインを変え
て書込みを行なつてもやはり異常が検出されたと
すると障害部はBSの周辺回路具体的にはWRなど
である確率が高いということになる。
以上説明したように本発明ではエラー発生時の
主記憶装置からのブロツクフエツチはBSバイパ
スを禁止してBSに書込むようにしたので、フエ
ツチアドレスの正誤判定が簡単になる及び故障部
位の推定が容易になる等の利点を有する。
主記憶装置からのブロツクフエツチはBSバイパ
スを禁止してBSに書込むようにしたので、フエ
ツチアドレスの正誤判定が簡単になる及び故障部
位の推定が容易になる等の利点を有する。
第１図は本発明の実施例を示すブロツク図、第
２図はQXの説明図である。 図面でMMは主記憶装置、BSは緩衝記憶装
置、WRは書込みレジスタ、BDRはブロツクデー
タレジスタ、BYPはバイパス回路である。
２図はQXの説明図である。 図面でMMは主記憶装置、BSは緩衝記憶装
置、WRは書込みレジスタ、BDRはブロツクデー
タレジスタ、BYPはバイパス回路である。
Claims (1)
- １ 主記憶装置のバス幅より広いバス幅を持つ緩
衝記憶装置を有し、主記憶装置から読出したデー
タは処理部へ送出すると共に別途緩衝記憶装置へ
格納しておき、該格納データが再びアクセスされ
たとき当該データを緩衝記憶装置から読出すよう
にした記憶装置の制御方式において、緩衝記憶装
置から読出したデータに誤りが発見された場合は
そのエラーデータ、アドレス及びエラーバイトを
凍結し、主記憶装置からエラーデータに対する正
しいデータを読出し、その読出したデータを緩衝
記憶装置に記憶領域を変えて書込み、それを読出
して処理部へ送出すると共に前記エラーデータと
対比することを特徴とした記憶装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56063724A JPS57179999A (en) | 1981-04-27 | 1981-04-27 | Control system for storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56063724A JPS57179999A (en) | 1981-04-27 | 1981-04-27 | Control system for storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57179999A JPS57179999A (en) | 1982-11-05 |
| JPS6223899B2 true JPS6223899B2 (ja) | 1987-05-26 |
Family
ID=13237627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56063724A Granted JPS57179999A (en) | 1981-04-27 | 1981-04-27 | Control system for storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57179999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119076U (ja) * | 1988-02-04 | 1989-08-11 | ||
| JPH04110771U (ja) * | 1991-03-08 | 1992-09-25 | 一豊 高倉 | 箔 糸 |
-
1981
- 1981-04-27 JP JP56063724A patent/JPS57179999A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119076U (ja) * | 1988-02-04 | 1989-08-11 | ||
| JPH04110771U (ja) * | 1991-03-08 | 1992-09-25 | 一豊 高倉 | 箔 糸 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57179999A (en) | 1982-11-05 |
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