JPH0227441A - コンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数の並行動作または複数の独立型プロセッ
サあるいはその両方によって共通に使用されるコンピュ
ータ・システムの領域のエラー識別に関する。具体的に
は、本発明は、動作が広範にインターリーブされパイプ
ライン化された領域で発生するハードウェア・エラー　
またはコンピュータ・システムの他の部分からそうした
領域に伝播した後でその領域で検出されるエラーの影響
を最小限に抑える装置と方法に関する。

Ｂ、従来技術及びその問題点 コンピュータ・システムの信頼性と可用性が特に重要な
場合、システムがハードウェア・エラーから回復できる
ことは特に重要な問題である。これを達成するには、何
が回復する必要があるかを識別できなければならない。

しかし、同時に複数動作を高速で実行できるコンピュー
タ・ハードウェアは、複雑なため、ハードウェアの共通
領域で誤りが検出されたとき、こうしたエラー識別が極
めて難しくなる。

エラーが検出されたハードウェア装置を識別する様々な
エラー・フラグが当分野では周知である。

共通データ・バス及び命令ユニットと関連するパリティ
・チエツク・フラグ、乗算器及びＡＬＵの飽和及びあふ
れ吠態に関連するフラグ、及び特定の故障モードまたは
ハードウェアの個々の部品用の他のフラグなどである。

しかし、より複雑なシステムでは、複数の動作が／％−
ドウエア・エラーの影響を受け、影響を受ける動作が停
止される前に、複数のエラー・フラグが設定される可能
性が大きい。

２次エラー識別の方法と装置が、１９８８年６月２４日
出願の関連米国特許出願第２１１４８９号に記載されて
いる。引用によりこの開示を本明細書に組み込む。この
２次エラー・ロックアウト・システムは、最初のエラー
が報告された単一のクロック・サイクル中に設定された
すべてのエラー・フラグをラッチすることにより、どの
エラーがコンピュータ・システムの所定領域内で発生し
た最初のエラーであるかを記録する。これらのエラーは
、「１次エラー」である。しかし、次いで、処理が停止
され、エラーが発生した装置だけが識別される。

バイブライン化、多重プログラミング化または多重処理
を伴わないシステムでは、１つのエラーの影響を受ける
特定の動作を特定する１つの周知の方法は、プロセッサ
の命令長レジスタ（ＩＬＲ）を使用するものである。Ｉ
ＬＲは、通常、こうしたシステムで所定の時間に実行で
きる１つの命令のアドレスを含む。プロセッサでエラー
が検出されると、ＩＬＲが即時にロックされる。このた
め、ＩＬＲの内容をそのエラーの原因となった命令を指
すポインタとして使用できる。このことは、ＩＢＭテク
ニカル・ディスクロージャ・プルテン、Ｖｏｌ、２８、
Ｎ００２．１９８５年７月に記載されている。しかし、
この方法では、プロセッサの動作が急激に停止する。

複雑なシステムでは、最大の関心事は、特定のプロセッ
サではなく特定の動作でエラーを識別することである。

ハードウェア・エラーが発生した特定の動作を識別する
と、その再試行領域ですでに実行された他の動作が正常
に完了を試みる、すなわち、「静止する」ことができる
。それにより、影響を受けない動作を並行して再試行す
ることが不変になる。すべての動作を再試行すると、コ
ンピュータ処理が不必要に混乱する。静止させると、エ
ラーの影響を受けなかった動作を再試行する必要がな（
なり、操作員の介入の必要や必要とされる再試行動作の
範囲も減少する。

ソフトウェア割込みを発生させる特定の命令のソフトウ
ェアによる識別は、個別に指定された「命令番号」を使
って多重処理環境で実施できる。

このことは、１９８８年５月３１日出願の関連米国特許
出願第２００６８８号に記載されている。

しかし、特定の動作でソフトウェア割込みが発生しても
、影響を受けた動作が影響を受ける点で割込みによって
停止されるので、その動作のその後の履歴を追跡する方
法または手段は必要でなく、上記特許で開示される発明
もそれをもたらさない。

こうした割込みの場合、静止は行なわれない。

キャッシュ記憶域や入出力チャンネル・コントローラな
ど、ハードウェアが高度に専用化され、かつ高度に相互
接続されている領域では、エラーの伝播が避けられない
。こうした領域を高度に専用化すると、エラーの完全な
姿を獲得するのが難しくなり、こうした領域をより効率
的に使用するためにバイブライン式構造を採用すると、
問題が複雑になる。その上、多重処理コンピュータ・シ
ステムによって冗長性がもたらされるため、エラーから
回復するコンピュータの能力が増大する。１つのエラー
の影響を受ける可能性のあるデータを見つけこうしたシ
ステムで再試行しなければならない動作を識別するため
に、複数並行動作を介してハードウェア・エラーを追跡
するタスクは複雑なため、混乱の度合が増し、消費時間
がかかる。

パイプライン式コンピュータ動作でのエラー追跡は、そ
こでのエラーが、一般にそれが発生したのと同じマシン
・クロック・サイクルで検出されないため、−層複雑に
なる。さらに、広範にパイプライン化された領域で処理
が停止する前に、影響を受けずに完了できる動作を完了
させることが一般に望ましい。以下で説明するように、
データ記憶域及びブロック転送が行なわれる領域では特
にそうである。したがって、あるエラーの位置や現在の
程度ではなくその後の効果もこうしたコンピュータ動作
で識別しなければならない。

Ｃ０問題点を解決するための手段 本発明によるコンピュータ・システムは、ハードウェア
装置を含む再試行領域をもち、各”領域は少なくとも１
つの項目をもつ追跡アレイを含む。

追跡アレイの各項目は、少なくとも１つの事象追跡ＩＤ
すなわち識別子とエラー・フラグを含む。

事象追跡ＩＤは、前記の装置で行なわれる動作を識別し
、再試行領域でのその動作の実行によって追跡アレイへ
の事象追跡ＩＤの挿入が開始される。

各項目は、他の再試行領域からの関連事象追跡ＩＤ１コ
マンド、アドレス、またはプロセッサＩＤなど、追跡Ｉ
Ｄに関連する他の再試行情報も含む。エラーが発生した
時から処理が停止した時までの間に発生する事象を記録
する履歴項目も、追跡アレイに含まれる。

動作が第１の再試行領域から第２の再試行領域に渡され
るとき、第２の再試行領域用の追跡アレイは、第１の再
試行領域用の事象追跡ＩＤを含む。

第２の追跡アレイの項目は、第１の再試行領域が第２の
再試行領域で起こる事象を開始させたかどうかを示す相
互参照フラグをも含む。

再試行領域内の装置は、それぞれ装置追跡アレイを含む
。所定の再試行領域用の事象追跡ＩＤは、連続的に割り
当てられた番号でも、またその再試行領域の追跡アレイ
に記録された事象追跡ＩＤのうちの識別された事象にと
って一義的な他の方式による番号でもよい。

本発明によるエラー識別は、所定の再試行領域で各動作
を実行するための事象追跡ＩＤを決定し、所定の動作が
その再試行領域で実行されるとき、その再試行領域用の
マスク追跡アレイ中の事象追跡ＩＤを記録する。事象追
跡ＩＤは、前記の再試行領域用の追跡アレイ項目に記録
されている前記再試行領域用の任意の事象追跡ＩＤのう
ちのその再試行領域の所定の動作を一義的に識別する。

あるエラーが所定の項目の事象追跡１０によって指定さ
れた事象の間にその追跡アレイと関連する装置で発生す
ると、再試行領域の追跡アレイの所定の項目でエラー・
フラグがセットされる。

第１の再試行領域用の事象追跡ＩＤは、所定の動作が実
行される次の再試行領域用のマスク追跡アレイにも記録
されるので、以前の再試行領域の動作と関連する事象追
跡ＩＤは、その動作用の次の再試行領域の事象追跡ＩＤ
を含むある項目の次の再試行領域にも記録される。各再
試行領域用のマスク追跡アレイの項目の相互参照フラグ
を使って、動作が当該の再試行領域の外部で開始された
かどうかを示すことができる。

本発明の目的は、あるエラーが発生したときに所定の再
試行領域内で実行されていたすべての動作を再試行する
必要をなくすために、再試行しなければならない特定の
動作を識別できるようにすることである。

本発明の目的には、ある種の複雑なシステムではエラー
伝播が避けられないことに鑑みて、再試行しなければな
らない特定の動作を識別し、あるエラーが構成要素中で
検出された後、そこでの動作が停止される前に、所定の
サブシステムで実行されたすべての動作を再試行する必
要をなくすようにすることも含まれる。

本発明の目的には、この影響を受ける再試行領域で実行
されているすべての動作が静止することができる場合に
エラー伝播が発生することに鑑みて、再試行しなければ
ならない特定の動作を識別して、再試行動作の回数を最
小限に抑えるようにすることも含まれる。

最後に、本発明の目的には、これらの動作内で、ハード
ウェア・エラーの影響を受は再試行しなければならない
特定の事象を識別し、サブシステム内で実行を開始した
点からすべての動作を再試行する必要をなくすようにす
ることも含まれる。

Ｄ、実施例 第１図に示す本発明の好ましい実施例による記憶サブシ
ステム１０では、サブシステム内で実行される様々な動
作がパイプライン化されている。

すなわち、ある任意の時点で、共通キャッシュ（Ｌ２）
再試行領域１２とメモリ制御（ＭＣ）再試行領域１４は
、個別の命令に対する動作を並行して処理できる。さら
に、この記憶サブシステム１０は、独立した３つの中央
演算処理装置ｃｐｏ１ＣＰＩ及びＣＦ２からの入力に応
答する多重処理環境で動作する。記憶サブシステム１０
は、２つの共用チャンネル・プロセッサ５ＨＣＰＡと５
ＨＣＰＢにも応答する。これらの共用チャンネル・プロ
セッサは、それぞれ、周辺装置や、複数の周辺装置のイ
ンターリーブ式データ転送を行なうより低速で単純な入
出力サブシステム（Ｎ　Ｉ　Ｏ）に対してパイプライン
式データ転送を行なう。

中央演算処理装置はそ゛れぞれ、その中央演算処理装置
が局所的−時記憶用に使用する各３２キロバイトの第１
段（Ｌｌ）キャッシュ・メモリ（図示せず）をもつ。３
つの中央演算処理装置すべてに共通なより高次の（Ｌ２
）キャッシュ・メモリ２５も設けられている。記憶サブ
システム１０は、２つの並列ポートを介してコンピュー
タ・システム（Ｌ３）の主記憶装置と連絡する。この主
記憶装置は拡張メモリ機能（Ｌ４）をもつ。記憶サブシ
ステム１０を介したデータへのアクセスは、アクセス・
キー機能によって制御される。このアクセス・キー機能
は、記憶キー・ルックアップ・テーブル１８を用いてア
クセス要求の妥当性検査を行なう、アドレス／キー制御
機構１６によって実施される。メモリ制御機構２０は、
Ｌ３／Ｌ４主記憶装置２２へのアクセスを調整し、キャ
ッシュ制御機構２４はＬ２共通キャッシュ・メモリ２５
に対するその機能を実行する。

外部装置からメモリ・アクセスが要求されると、外部装
置から送られた命令がチャンネル・プロセッサによって
復号され、アドレス・キー制御機構１６によってその要
求の妥当性検査が行なわれ、キャッシュ制御装置２４は
Ｌ２キャッシュ・ディレクトリ２６を検査して、検索ま
たは修正すべき情報がＬ２キャッシュ２５に入っている
かどうかを決定し、メモリ制御機構２０とバス切替え装
置制御機構２７は、Ｌ２キャッシュ制御機構２９と関連
するバス切替え装置２８を介してＬ３主記憶装置２２へ
のデータ要求を開始する。要求されたデータがＬ２キャ
ッシュにないときは、データはＬ３主記憶装置２２から
供給される。Ｌ３主記憶装置２２またはＬ２共通キャッ
シュ２５から検索されたデータは、バス切替え装置２８
及び入出力チャンネル・データ・バッファ３０を介して
外部装置に転送される。中央演算処理装置がデータを要
求すると、それがＬ１キャッシュに入っている場合、Ｌ
１キャッシュからデータが供給される。

メモリの他のレベルからのデータは、そのＬ１キャッシ
ュ・メモリを介して中央演算処理装置に転送される。こ
の記憶サブシステムの構造と動作は、１９８８年２月２
２日に出願された米国特許出願第１５９０１８号により
詳しく開示されている。その開示を引用により本明細書
に組み込む。

追跡アレイ 第２図に示す本発明の好ましい実施例によると、キャッ
シュ制御機構２４とメモリ制御機構２０は、それぞれの
再試行領域、Ｌ２再試行領域１２とＭＣ再試行領域１４
用のマスク追跡アレイ（ＭＴＡ）を含む。さらに、各再
試行領域にある選択された他の装置は、より単純な装置
追跡アレイ（ＤＴＡ）を含む。

新しい動作が再試行領域内で最初に活動化される度にマ
スタ追跡アレイ中に項目が作成される。

各項目は、第２図ないし第５図に示す追跡アレイの項の
水平行の形をとる。こうした項目はそれぞれ、再試行領
域の事象追跡ＩＤ（ＥＴＩＤ）を含む。この事象追跡Ｉ
Ｄは、マスク追跡アレイのその項目を開始させた動作に
割り当てられたコードである。その事象追跡ＩＤまたと
えば、Ｌ２再試行領域１２のＬ２ＩＤは、それがＬ２再
試行領域で実行されている間、その動作を一義的に識別
し続ける。

本発明によると、各追跡アレイは、複数の項目を記録で
きる容量をもつ。アレイが一杯になると、最も古い項目
が、最新の項目で置き換えられる。

すなわち、そのアレイは「循環」して最初の項目に戻り
項目を記録し続ける。本発明の好ましい実施例の各追跡
アレイに記録できる項目の数は、記憶サブシステムが静
止している間に、１次エラーが発生したクロック・サイ
クル以降にその再試行領域で実行できる動作に対して記
録される事象の最高数より小さくはない。

マスク追跡アレイ及び装置追跡アレイの各項目はまた、
コマンド及びアドレスを含む。マスク追跡アレイ（ＭＴ
Ａ）では、それは、動作が最初に活動化されたときにそ
の追跡アレイ項目を開始すせた命令によって再試行領域
に転送されたコマンドとアドレスである。マスク追跡ア
レイの項目はまた、その命令の供給源であったプロセッ
サのＩＤを含む。これらの項は、第２図ないし第５図で
は、マスク追跡アレイの各項目の３つの点と装置追跡ア
レイの２つの点で表されている。これらの追跡アレイの
各項目はまた、エラー・フラグ・ビットを含む。エラー
・フラグ・ビットは、ある追跡アレイを含む特定の装置
がその項目のＥＴＩＤで指示される事象を処理している
間に装置エラーが検出された場合、その追跡アレイの特
定の項目でセットされる。

第２図のＬ２ＩＤ−Ａの項目に表されているものなどマ
スク追跡アレイの所定のＥＴＩＤに関連するコマンド及
びアドレスは、事象”Ａ”の装置追跡アレイ（ＤＴＡ）
の項目に記録されたコマンド及びアドレスと必ずしも同
じにはならない。それは、キャッシュ制御機構２４から
Ｌ２キャッシュ制御機構２９に送られたコマンド及びア
ドレスが、事象″Ａ”がマスク追跡アレイ（ＭＴＡ）に
よってＬ２ＩＤ−Ａとして最初に記録されたときにキャ
ッシュ制御機構２４で活動状態になった動作に対するコ
マンド及びアドレスとは異なることが十分にあり得るか
らである。

たとえば、サイクル３８で、Ｌ２キャッシュ制御機構２
９　（Ｌ２ＣＧ）は、キャッシュ制御機構２４からのコ
マンド及びアドレスと、キャッシュ制御機構２４でその
転送を開始させた動作すなわち動作Ｌ２　Ｉ　Ｄ−Ｈの
ＥＴＩＤ、”Ｈ”を受は取り、１次「スクラッチ・パッ
ド」レジスタにそれをラッチする。サイクル３７で、Ｌ
２キャッシュ制御機構２９が、単なるラッチ入力ではな
くその動作で活動状態になったとき、これらの項はすべ
て、スクラッチ・パッド・レジスタからＬ２ＣＣ装置追
跡アレイ（ＤＴＡ）の項目に転送される。

Ｌ２ＣＧ装置追跡アレイの項目は、Ｌ２ＣＣ装置に転送
されたコマンド、アドレス及びＥＴ　Ｉ　Ｄヲ含む。Ｌ
２マスタ追跡アレイの項目は、Ｌ２再試行領域の外部に
あるプロセッサのプロセッサＩＤを含む。というのはマ
スク追跡アレイの項目は、動作が最初に再試行領域に入
ったとき、スクラッチ・パッド・レジスタにラッチされ
るからである。

メモリ制御機構２０は、以前述べたように、その再試行
領域であるＭＣ再試行領域１４用の同様なマスタ追跡ア
レイ（ＭＴＡ）をもつ。装置追跡アレイは、バス切替え
装置制御機構（ＢＳＵＣ）、及びＬ２キャッシュ制御機
構（Ｌ２ＣＣ）のＭＣ領域の処理を行なう部分用のＭＣ
再試行領域に設けられている。バス切替え装置制御機構
２７は、ＭＣ再試行領域のＬ２キャッシュ制御機構２９
に対する従属マスクとして機能して、ＭＣ再試行領域で
事象が発生する間にＬ２ＣＧによる動作の開始を制御す
る。

この好ましい実施例の再試行領域は重なり合わない。た
だし、個々の装置の異なる部分、またはハードウェアの
特定のブロック、たとえば特定の半導体チップの異なる
部分が、異なる再試行領域にあることがある。

命令を実行する動作が次の再試行領域で活動状態になる
と、次の再試行領域でその動作に新しいＥＴＩＤが指定
され、その動作が以前の外部領域にもっていた古いＥＴ
ＩＤが、新しく指定されたＥＴＩＤと一緒に次のマスク
追跡アレイの項目に記録される。第２図ないし第５図に
示した好ましい実施例では、相互参照ＥＴＩＤで表され
る外部再試行領域がその動作の発生源であった場合、マ
スク追跡アレイのその項目の相互参照フラグ・ビット（
ＸＲ）が１に設定される。その外部再試行領域は、その
項目の相互参照ＥＴＩＤの位置によって識別される。記
憶サブシステム１０の外部にあるコマンドの供給源は、
追跡アレイの項目のプロセッサＩＤによって識別される
。

第１図に示した各装置は、追跡アレイをもってない場合
、エラーがその装置で検出されたときにエラー・フラグ
・ビットを設定する、エラー・レジスタを含む。たとえ
ば、アドレス／キー制御機構１６でエラーが発生すると
、その装置を使用する再試行領域ごとに１つずつ、計２
つのエラー・レジスタのうちの１つが、故障した動作の
ＥＴＩＤをラッチし、エラー・フラグ・ビットがそのエ
ラー・レジスタで設定される。本発明の好ましい実施例
によると、エラー・レジスタは、サブシステムが静止し
ているときに発生する複数の連続エラーのＥＴＩＤを記
録できる容量をもつ。

第２図ないし第５図に示した本発明の好ましい実施例に
よると、各再試行領域内のＥＴＩＤは連続して指定され
る。事象が再試行領域で活動状態になり、ＥＴＩＤが最
初に指定されると、マスク装置は、その領域で各装置が
処理するコマンド及びアドレスを送り出す。好ましい実
施例では、ＥＴＩＤ自体が、再試行領域のマスク装置か
ら他の各装置のエラー・レジスタまたは追跡アレイに送
られ、こうして各再試行領域の追跡アレイ間の同期が確
保される。

再試行領域の装置エラー・レジスタと追跡アレイにＥＴ
ＩＤを送る代わりに、新しい各ＥＴＩＤがマスク追跡ア
レイに記録されるとき、アレイまたはレジスタと関連す
るカウンタを増分させることができる。従属マスク装置
が、それ自体が再試行領域のマスク装置からコマンドを
受は取ってがら数サイクル後に、再試行領域の他の装置
による動作を開始させる場合、従属マスク装置を使って
、そうした装置のＥＴＩＤカウンタを増分させることが
できる。こうすると、こうした装置でその事象が活動状
態になる前に数サイクル経過する間にこうした装置のＥ
ＴＩＤカウンタが変化することが防止される。

このＥＴＩＤの増分変化により、再試行領域内のＥＴＩ
Ｄを同期させるために追加の通信領域を設ける必要がな
くなる。具体的には、再試行領域内の個々のハードウェ
ア装置の通信容量が厳しく制限されている場合、その領
域の装置のＥＴＩＤカウンタが、マスク装置が受は取る
各コマンドによって起動でき、したがってＥＴＩＤを転
送するために追加の通信容量が必要でない。その場合、
ＥＴＩＤの長さは、最小限、マスク追跡アレイに記録し
なければならない項目の数、最大限、再試行領域内の様
々な装置のエラー・レジスタ及ヒ追跡アレイに課される
サイズ上の制約のみに支配される。

第２図ないし第５図は、第１図に示した記録サブシステ
ムでの「検査・設定」命令の実行によって開始される追
跡アレイ項目を示す。第６図すなわち第６ａ図ないし第
６ｄ図は、検査・設定命令の実行中に第１図ないし第５
図の記憶サブシステム内で発生する主要活動を示すタイ
ミング図である。第１図の記憶サブシステムによる「検
査・設定」命令の実行は、特に複雑で長い動作であり、
不適切な割込みの影響を非常に受けやすい。これらの特
徴は、本発明によるエラー識別の方法及び装置の特に価
値ある特徴の一部である。

第２図ないし第５図では、いくつかのＥＴＩＤが、記憶
サブシステム内で並列に実行中の検査・設定動作以外の
動作によって開始された事象に対する２つの再試行領域
の追跡アレイの項目として示しである。これらの事象は
、検査・設定実行中にこのサブシステムで発生する事象
の例である。

それらは検査・設定命令を実行しない。これらの追加項
目は、第６図の検査・設定タイミング図では括弧で囲ん
だＥＴＩＤで示しである。

第６図で、中央演算処理装置＃１（ＣＰＩ）が記憶され
たデータに対する排他的アクセスを要求する検査・設定
命令をラッチしたとき、記憶サブシステム１０で検査・
設定動作が開始される。この命令は、記憶サブシステム
１０からのデータに対する排他的アクセスを求めるＣＰ
Ｉからの要求である。この命令は、この要求と、他の中
央プロセッサまたは入出力チャンネル・プロセッサによ
って開始された並行動作との間で争奪が発生し得る、Ｌ
３メモリの共通領域に記憶されているデータにアクセス
するときに使用される。

この検査・設定動作は時間がかかり、第６図のＣＰＵ要
求に応答してＬ３から８個の８バイト・ブロックのデー
タを供給するのに、４１クロツク・サイクルを要する。

Ｌ２キャッシュが検査・設定動作の始めに修正データを
含んでいるときは、検査・設定命令がＬ２キャッシェに
書き込む前に、最初Ｌ２にあったデータをＬ３に記憶さ
せるのに、サイクル３８で追加の時間を要する。これも
またかなり複雑であり、所定のクロック・サイクルでこ
の命令によって６つもの動作が実行される。しかし、こ
の複雑さは、データを保護し検索するのに必要な時間を
減少させるのに必要である。そうしないと、要求した時
から検索される時までの間に他のプロセッサによって修
正される恐れがある。

検査・設定動作の複雑さと遅延をもたらす多くの活動は
、この記憶サブシステムが動作する多重処理環境に特有
である。この環境では、２台以上のプロセッサ、中央プ
ロセッサまたはチャンネル・プロセッサが、以前の要求
が完了する前または同時に、同じデータに対するアクセ
スを並行してシークすることがある。すなわち、所定の
検索動作中にプロセッサのデータ要求間でのこうした衝
突を避けるため、多重処理環境でデータ・インターロッ
ク処理手順を実施しなければならない。

さらに、複数のプロセッサ間のデータ交換の調整及び高
速データ・アクセスを助けるため、記憶サブシステムは
、２段のキャッシユ・メモリを備えている。共通キャッ
シュ（Ｌ２）は、１つのプロセッサによって修正された
データへの迅速なアクセスを可能にし、したがって他の
プロセッサが主記憶装置からデータを検索するのを待た
なければならない場合には、データが修正された後で長
い間、他のプロセッサはキャッシュにアクセスできない
。すなわち、検査・設定命令で要求されるどのデータも
、所定の時間に３つのメモリ・レベルの１つで利用でき
、その異なるバージョンが同時に存在し得る。そのため
、このサブシステムでは記憶されたデータの制御が複雑
になる。

これら３つのメモリ・レベルのどれかまたはすべてが要
求されたデータを含み、かつ多重処理環境ではこの記憶
サブシステムでのいくつかのメモリ・アドレスに対する
アクセス要求の間の衝突を避けるためにデータ・アクセ
スに時間のがかる検査・設定動作が必要なので、データ
要求を急送するために検査・設定動作がパイプライン化
される。

さらに、第２図ないし第６図はｔ記憶サブシステム１０
の動作の複雑なパイプライン化の一部分を示しているだ
けである。このサブシステムで検査・設定命令と同時に
実行される可能性のある他の命令の動作は、これらの図
には十分に示されていない。括弧で囲んだ項は１．こう
した他の動作の追跡アレイの二、三の代表的項目のタイ
ミングを示したものである。たとえば、サイクル１６で
、事象Ｌ２　ＩＤ−Ｇが無関係のデータ探索を開始する
とき、キャッシュ制御機構２４は、検査・設定命令に関
する事象Ｌ２　Ｉ　Ｄ−Ｆを実行中である。

Ｌ２　Ｉ　Ｄ−Ｇによって開示される動作の残りの部分
は図示されていない。第６図からはっきりするように、
記憶サブシステムで検査・設定の実行中に１次エラーが
検出されたとき、同時に実行中のすべての動作を再試行
することは極めて望ましくない。

う３し」ｌ魔 中央プロセッサ＃１　（ＣＰＩ）は検査・設定命令を開
始させ、第８図に示すサイクル１と２でアクセスされる
記憶アドレスを計算する。サイクル３で、ＣＰＩはその
記憶アドレス・レジスタ中の望ましいアドレスをラッチ
し、ＬＬは同時に検査・設定命令をラッチし、ＣＰｌか
ら提供されるアドレスに相当する未修正データがＬ１キ
ャッシュに記憶されているかどうかを決定するためにＬ
１キャッシュ・ディレクトリの探索を開始し、ロック・
バイトをキャッシュ制御機構２４に送る。ロック・バイ
トは、サイクル５と６でＬ２ＣＧによってラッチされる
が、どのプロセッサがその゛ロックの供給源または「所
有者」であるかを示すソースＩＤと、ロックの所有者以
外の装置に対して要求されたデータ位置へのアクセスを
拒否するロック・ビットから構成される。

第６図に示す検査・設定動作では、要求された情報は、
Ｌ１キャッシュになく、この結果が、サイクル４で、「
ミス」としてラッチされたが、コマンド・テキスト、要
求されたアドレス及びロック・バイトはＬ２キャッシュ
の探索を開始するためキャッシュ制御機構２４に向かう
途中であった。

サイクル５で、Ｌ１キャッシュは、受は取ルテータ用の
場所を空けておくためにその項目を無効にし、クリアさ
れたＬ１位置のアドレスは、サイクル６でキャッシュ制
御機構２４によってラッチされる。しかし、サイクル７
で、キャッシュ制御機構２４は、メモリ制御機構２０に
データ要求を送り、コマンドのタイプと要求されたアド
レスをアドレス／キー制御機構１６に報告する。サイク
ル１０で、Ｌ３主記憶装置へのアクセスが必要かどうか
がサイクル１５までわからなくても、Ｌ３メモリ・ポー
トがこの動作用にすでに予約される。

事象Ｌ２　ＩＤ−Ｃは、キャッシュ制御機構２４がサイ
クル５と６で単に入り情報をラッチしたときではなく、
キャッシュ制御機構２４がクロック・サイクル７でＬ３
主記憶装置２２に対するアクセスを要求したときに、Ｌ
２領域で活動状態になった。同様に、メモリ制御機構２
０はサイクル８でキャッシュ制御の要求をラッチするが
、メモリ制御機構２０はサイクル１１まで活動状態にな
らない。すなわち、事象ＭＣＩＤ−１８は、メモリ・ア
クセスを求めるキャッシュ制御機構２４の要求に応答し
て、サイクル８ではなく、サイクル１１でＭＣ領域で開
始する。すなわち、ＭＣＩＤ−１６は、第２図のサイク
ル８の追跡アレイには現れない。その事象は、サイクル
１１で記録され、したがってサイクル１２でのレジスタ
の状況を反映する第３図に現れている。

キャッシュ制御機構２４は、Ｌ３主記憶装置２２に対す
るアクセスを求める要求をメモリ制御機亭１が２０に送
った後、サイクル１５でＬ２ディレクトリを探索して、
Ｌ３主記憶装置２２からのデータが必要かどうかを決定
し、その間にメモリ制御機構２０は、データを求めるキ
ャッシュ制御の以前の要求に応答する準備をしている。

アドレス／キー制御機構１６は、サイクル１２でＬ２行
を無効にしフラッシュするコマンドｒｉｆＬ２１Ｊと一
緒に必要なデータ・アドレスをキャッシュ制御機構に転
送することによって、Ｌ２キャッシュ・ディレクトリの
探索を実施する。これにより、要求されたコピーの最近
の形式が、Ｌ３に記憶され、サイクル１４でＬ２キャッ
シュ・ディレクトリの探索が成功したときに、Ｌ２キャ
ッシュで見つかった要求されたデータの任意の修正形式
をＬ３主記憶装置に転送することにより、記憶サブシス
テムのデータの保全性が保護される。それは、第６ｂ図
では成功せず、その結果、サイクル１５で「ミス」とな
る。

Ｌ２キャッシュ・ディレクトリ２６の探索は、事象「Ｆ
」、すなわち、第４図でＬ２　ＩＤ−Ｆと呼ばれる。こ
の場合も、ＥＴＩＤ−Ｆは、サイクル１４まで再試行領
域Ｌ２で指定されなかった。

というのは、キャッシュ制御機構２４がサイクル１２と
１３で活動状態ではなかったからである。

キャッシュ制御機構２４は、そのとき情報をラッチし優
先権を保持していただけである。

その間に、サイクル１１でメモリ制御機構２０が活動化
されたため、バス切替え装置制御機構２７はサイクル１
２でＬ３から要求されたデータを受は取るべくそのバッ
ファの準備をする。これは、ＭＣ再試行領域のＢＳＵＣ
装置追跡アレイに事象「１６」　（ＭｃＩＤ−１６）と
して記録される◇サイクル１３で、アドレス／キー制御
機＋ｉｔｅは、必要なデータ・アドレスを転送すること
により、Ｌ３主記憶装置２２の探索を実施する。

キャッシュ制御機構２４がサイクル１４でＬ２デ、イレ
ク）　Ｉ７２８を探索する間に、バス切替え装置制御機
構２７は、アドレス／キー制御機構１６から転送された
Ｌ３アドレスをう、チしている。

この場合も、サイクル１４でのＬ２ディレクトリ２６の
探索の結果に関わらず、Ｌ２キャッシュ制御機措は、サ
イクル１５でそのアウトベージ・バッファをロードする
準備をする。そのとき、Ｌ２ＣＣ装置が再試行領域Ｌ２
と対話するときに発生する事象を記録するＬ２ＣＣ／Ｌ
２装置追跡アレイに事象ｒＦＪが現れる。Ｌ２キャッシ
ュはまた、Ｌ２ディレクトリ探索が失敗してサイクル１
５で「ミス」がラッチされたにも関わらず、サイクル１
６で３２バイトを読み取る。サイクル１５で、Ｌ１状況
リストの探索は、Ｌ１キャッシュのコピーをｊ！■効に
することにより、Ｌ３からのデータの転送の準備をして
いる途中であるが、その間にＬ２ディレクトリの失敗し
た探索の結果がラッチされる。要求されたデータがＬ２
で見つからなかったので、Ｌ１キャッシュのそのデータ
に対するＬ１状況項目は見つからない。また、Ｌ３にデ
ータがフラッシュされない。

Ｌ２ディレクトリでの探索の「ミス」状況は、要求され
たデータが見つからなかったことを示している。すなわ
ち、サイクル１６で、検査・設定命令は、メモリ制御機
構２０によってラッチされるＬ２キャッシェで「未修正
」状況を発生させる。

このため、ＣＰｌがデータに対するロックの「所有者」
であろうとなかろうと、検査・設定動作でＬ２キャッシ
ニで見つかった要求されたデータの任意のコピーをＬ３
主記憶装置にフラッシュすることができる。サイクル１
５でラッチされたコマンドｒＬ２回答」で、メモリ制御
機構２０へのこの状況報告の供給源としてＬ２が識別さ
れた。Ｌ２の強制未修正状況はサイクル１６でＬ２ＣＧ
とＢＳＵＣの両方によってラッチされるが、この間にア
ドレス／キー制御機構１６は、Ｌ３主記憶装置２２から
送られるデータに対するＬ２キャッシュの目標アドレス
を受は取る。

キャッシュ制御機構２４は、アドレス／キー制御機構に
送られたアドレスを同時に記録し、その位置で凍結を実
施して、他の動作がＬ２キャッシュの事象ｒＦＪに干渉
することを防止する。この凍結によって、Ｌ２キャッシ
ュにあるが、他のプロセッサによって「所有」されるど
の要求データも保護される。凍結はここに示す検査・設
定動作で非常にタイムリーである。というのは、第４図
と第６図で、無関係のデータ要求により、事象ｒＦＪが
Ｌ２キャッシュでそのデータに対するアクセスを凍結す
るのと同時に、Ｌ２キャッシュ・ディレクトリを探索す
ることにより、事象ｒＧＪがＬ２再試行領域で活動状態
になるからである。

サイクル１７で、Ｌ２キャッシュで要求されたデータを
見つけるのに失敗した結果、ＢＳＵＣが取出しコマンド
を発行し、Ｌ２ＣＣがＢＳＵＣを介してＭＣマスク装置
、メモリ制御機構からインページ・コマンドを得る。メ
モリ制御機構２０は、転送に使用されるバスを識別し、
サイクル１８で、データがＬ２キャッシュに転送される
ところであるとアドレス／キー制御機構１８に通知する
。サイクル１９で、Ｌ３メモリ・アクセスが開始Ｌ、そ
の間にキャッシュ制御機構２４で状況フラグが設定され
、データがＬ２キャッシュに書き込まれるところである
こと、すなわち「インページ」が保留であること、及び
書き込まれるデータが事象ｒＦＪによって修正されたデ
ータとして処理されるところであることを示す。このた
め、事象ｒＦＪを開始させた中央プロセッサは、データ
に対して排他的アクセスを行なえる。

Ｌ３主記憶装置からのデータは、クロック・サイクル２
６でデータ・パス上に現れる。Ｌ２キャッシュ・バッフ
１とＬ１転送レジスタは、サイクル２７で要求されたデ
ータのロック・バイトを受は取る。それによって、事象
ｒＦＪによってそれらのバッファとレジスタに送られて
いるデータが保護され、それらはサイクル２８でデータ
をラッチし始める。主記憶装置による８つのデータ転送
のブロックの最後の転送が、サイクル３５でＬ２キャッ
シュ・バッファによってラッチされる。

キャッシュ制御機構２４は、ブロックの８つの転送の最
後のものがサイクル３６でラッチされた後、自動的に事
象Ｌ２　ＩＤ−Ｈを開始させることにより、Ｌ３再試行
領域から転送されたデータ・ブロック全体の受信を肯定
応答する。

Ｌ１キャッシュ・バッファはまた、・Ｌ２バッファと同
時にＬ３主記憶装置から転送されたデータをラッチした
が、Ｌ２バッファの容量の半分しか持っていす、クロッ
ク・サイクル３６で収容できる最後の転送を受は取った
。主記憶装置２２からのこのデータは、Ｌ３からのデー
タがＬ２キャッシュに♂き込まれる前に、クロック・サ
イクル３８の終りまでにＬ１キャッシュに書き込まれる
。要求されたデータの検索を完了するこの書込み・更新
シーケンスを遅延させるどんな動作もし１キヤツシユで
保留になっていないと仮定すると、Ｌ１キャッシュ・デ
ィレクトリはサイクル３９で更新される。

サイクル３５で「インページ」を完了する：Ｉアンドを
発行した後、Ｌ２ＩＤ−Ｈを活動化したＬ２キャッシュ
にデータが転送され、キャッシュ制御機構２４は、Ｌ２
キャッシュ・ディレクトリを探索スる。Ｌ２キャッシュ
・ディレクトリは、サイクル３７で更新される。サイク
ル３７で、キヤ。

シュ制御機構は、サイクル１６でＬ２キャッシュに設定
された凍結をも解除する。Ｌｌの状況が、サイクル３７
でキャッシュ制御機構によって検査され、サイクル３８
で事象ｒＦＪによってそこに転送されたデータをマーク
するように更新される。

事象ｒＨＪは、第５図に示すように、サイクル３７で再
試行領域Ｌ２のＬ２ＣＣ装置について活動状態になる。

しかし、サイクル３９でＬ２キャッシュにデータが書き
込まれる前に、Ｌ２ＣＣ１ＢＳＵＣ及びメモリ制御機構
は、検査・設定動作がデータを書き込むＬ２キャッシュ
の位置にデータの実際の状況をラッチする。この場合、
データは実際には未修正であり、このデータのコピーが
Ｌ３主記憶装置にすでに存在し、Ｌ３主記憶装置への返
送が不要であることを示す。

サイクル３４で、最後のバイトがＬ３主記憶装置からの
バス上に現れた後、メモリ制御機構２０は、Ｌ３が使用
中ではないとの通知を受ける。サイクル３７で、メモリ
制御機構２０は、サイクル３５でのキャッシュ制御機構
の「インページ完了」動作Ｌ２　Ｉ　Ｄ−Ｈに応答して
、「インページ完了／ポート」コマンド及びメモリ・ポ
ート・アドレスで事象ＭＣＩ　Ｄ−１６を継続する。修
正データをＬ２からＬ３にフラッシュする必要がないの
で、アドレス／キー制御機構１６とメモリ制御機構２０
は、Ｌ２キャッシュ・ディレクトリの情報の複製である
Ｌ２ミニ・ディレクトリ３１を更新するだけである。こ
の情報の複製は、入出力チャンネル５ＨＣＰＡ１ＳＨＣ
ＰＢ及びＮＩＯからのデータ要求に応答するために、Ｍ
Ｃ再試行領域によって使用される。事象ＭＣＩ　Ｄ−１
８とこの検査・設定動作の全体は、サイクル４２の始め
までに完了する。

このＬ３からＬｌへのデータ転送のために３つのレベル
すべてが準備され、これらの転送状況のマーキングとそ
の結果得られるデータ位置のカタログ化は、Ｌ２レベル
に転送されるデータが即時に使用されない場合でも各レ
ベルで完了される。

これが行なわれるのは、この３つのレベルの記憶サブシ
ステムの各レベルで行なわなければならない様々な動作
によって多重処理環境でこれらのレベルのうちのどのレ
ベルからのデータ転送にも付随するデータ転送遅延がひ
どくなるのを防止することである。

また、主記憶装置へのアクセスは遅いが、多くのデータ
・ブロックが主記憶装置によって日常的に非常に迅速に
転送できるので、キャッシュが記憶できる最大量のデー
タが、上記の検査・設定動作によって主記憶装置から転
送された。しかし、データの宛先はＬｌであったので、
Ｌ３主記憶装置からＬｌに転送されたデータ・ブロック
の半分は必ずしも直接Ｌ１に到達しなかった。残りのデ
ータは、Ｌ３よりアクセスしやすいＬ２から得られる。

そうではなくて、５ＨＣＰＡなどのチャンネル・プロセ
ッサからデータ要求が現れた場合、データ・ブロック全
体がＬ２キャッシュを介して転送されることがあり得る
。

検査・設定命令によって開始される様々な検査・設定手
順は、こうした複雑なデータ転送の結果をマークしカタ
ログ化すると共に、データ要求間の衝突を防止する。デ
ータが検索される前に各キャッシュ位置の修正／未修正
マーク・セットが検査されるので、データが適切なディ
レクトリにマークされカタログ化される前にデータ転送
が中断されると、メモリ障害が起こって、個別の回復動
作が企てられるまで、メモリの領域に通常のデータ要求
がアクセスできなくなる恐れがある。すなわち、動作で
誤りが検出されたとき、記憶サブシステムにマーキング
及びカタログ化がまだの情報が残るという危険よりも、
進行中のデータ転送全体を完了させることの方が重要で
ある。

さらに、Ｌ３主記憶装置２２と記憶サブシステム１０は
別々のクロック領域にある。これは、記憶サブシステム
１０で発生した割込みが、Ｌ３主記憶装置２２でのクロ
ックの中断と必ずしもちょうど同時には起こらないこと
を意味する。

また、ある装置のエラー・フラグが設定されているとし
ても、所定の再試行領域でその装置の動作を急激に停止
することは一般に望ましくない。

というのは、検出された装置エラーが断続的なエラーの
ことがあるからである。そのエラー・フラグが設定され
たとき第１図に示した装置の１つの動作を停止すると、
その装置を使用する他の重なり合った動作、うまくすれ
ば首尾よく完了できるかもしれない動作の実行継続を阻
止することによって、記憶サブシステム全体の静止が不
必要な干渉を受けることがある。

本発明に従うて動作を静止させると、装置エラーが発生
したときにサブシステムで実行中のすべての動作がきち
んと完了でき、装置エラーの影響を受けたサブシステム
で実行中の装置と動作が正確に識別されて、効率のよい
再試行及びデータ回復動作が実現される。再試行動作の
範囲を限定するために、すでに進行中の動作を停止する
のではなり、静止中にサブシステムによる新しい動作の
実行が禁止される。エラーの影響を受ける動作は、こう
した動作の実行がサブシステムで完了した後で識別され
る。

回復動作 第１図に示したメモリ・サブシステムを含むコンピュー
タ・システムの好ましい実施例は、記憶サブシステムで
発生するエラーからのシステムの回復を制御するサービ
ス・プロセッサ３２をも含んでいる。サービス・プロセ
ッサ３２は、記憶サブシステムの動作が静止された後、
マスク追跡アレイと装置追跡アレイに記録されたデータ
を読み取って、コンピュータ・システムによってどの動
作が再試行されるかを決定する。適切なサービス・プロ
セッサは、たとえば、システム・サービス・アダプタ（
ＳＳＡ）と組み合わせたＩＢＭパーソナル・システム／
２である。これは、１９８８年６月３０日出願の米国特
許出願第２１３５６０号に記載されている。この開示を
引用により本明細書に組み込む。

装置エラーが発生したときマシン・チエツク・エラー・
フラグを設定する手段が当技術分野で周知である。エラ
ー・フラグが記憶サブシステムに設定される度に、その
エラーの位置がサービス・プロセッサに報告される。本
発明の好ましい実施例によれば、サービス・プロセッサ
は、エラーが報告されたときコンピュータ・システムの
他の領域で実行中の動作のすべてまたは一部を停止させ
る能力をもつ。しかし、固有チャンネル・プロセッサ（
Ｎ　Ｉ　Ｏ）の場合と同様に、記憶サブシステム及び広
範なパイプライン化が行なわれる選択された他の領域で
エラー・フラグが設定されたとき、クロックを止めて動
作を即時停止させるのではなく、通常は動作が静止され
る。この好ましい実施例によれば、記憶サブシステム及
び広範に動作のパイプライン化が行なわれている他の領
域が、それらのクロックを緊急に停止することによって
停止されるだけである。

どの動作を再試行しなければならないかを決定するため
、サービス・プロセッサは、最初のエラーが１次エラー
としてサービス・プロセッサに報告された特定のクロッ
ク・サイクル中に記憶サブシステム内で発生するすべて
のエラーをラッチする。

１次エラーが発生すると、そのエラーは、記憶サブシス
テムのマスク追跡アレイに追加のＥＴＩＤが入ることを
阻止する。マスク追跡アレイへの入力が阻止されると、
そのサブシステムで新しい命令が実行を開始しない。次
いで、記憶サブシステムのすべての動作が静止されると
、記憶サブシステムでの処理が停止し、サービス・プロ
セッサはすべてのエラー・レジスタと追跡アレイの内容
を読み取り記憶する。

１つまたは複数の１次エラーの位置は、記憶サブシステ
ムでエラーが最初に検出されたときにラッチされた情報
である。サービス・プロセッサは、この情報を用いて、
１次エラーが発生した位置でエラーが発生したことをエ
ラー・フラグが示す、最初の動作に関連するＥＴＩＤを
決定する。

１次エラーを報告する装置がエラー・レジスタをもつ場
合、障害を起こした最初の動作のＥＴＩＤが、その装置
に対して最初にエラー・フラグが設定されたときに、レ
ジスタによってラッチされた。サービス拳プロセッサは
、エラー〇レジスタによってラッチされた最初のＥＴＩ
Ｄを、その装置の１次エラーのＥＴＩＤとして選択する
。１１次エラーが、追跡アレイでそのエラーを記録した
装置から報告された場合、サービス・プロセッサは、そ
の追跡アレイで発生した最初のエラー・フラグがついた
項目のＥＴＩＤを決定する。１次エラーのＥＴＩＤを相
互参照として含む項目で発生するすべてのＥＴＩＤも、
サービス・プロセッサによって識別される。このため、
以前の装置で行なわれていたように、影響を受ける処理
が、エラーが発生した再試行領域から外へ広がる前に、
そうした処理を停止する必要がなくなる。

静止中に発生する個別のエラー、そのＥＴＩＤが追跡ア
レイ及びエラー・レジスタには現れるが、１次エラーの
ＥＴＩＤに対して相互参照されないエラーも、サービス
・プロセッサによって「２次」エラーとして識別される
。これが特に重要なのは、１１試行領域での動作を停止
させないが、その代わりに損傷のあるデータを作成し続
ける、断続的エラーが発生するときである。

これらの個別エラーのＥＴＩＤ及びそれらと相互参照さ
れたＥＴＩＤに関連するコマンド及びアドレスを、中央
プロセッサが使って、損傷データを無効化させる命令を
開始させる。この損傷データには、彫金を受けるコマン
ドによって修正されたデータが含まれる。ＣＰＵは、Ｌ
３主記憶装置からのコピーがある場合、キャッシュの損
傷を受けた未修正データ入力をそれらのコピーで置き換
える。修正されたデータがメモリの障害、特にＬ２キャ
ッシュ・メモリの障害によって損傷を受けた場合、サー
ビス・プロセッサは、そのデータの回復を試みる。動作
の再試行に必要なデータが得られないときは、その動作
の保留中の再試行は打ち切られる。

１次エラーであれ２次エラーであれ、個別のエラーがす
べてサービス・プロセッサによって識別されると、サー
ビス・プロセッサは、エラー、フラグ、エラー・レジス
タ及び追跡アレイをすべてリセットする。サービス・プ
ロセッサは、障害の影響を受けたチャンネル・プロセッ
サ及びＣＰＵインターフェースもリセットする。次いで
、サービス・プロセッサは、記憶サブシステムを再起動
させて、各個別エラーの前に発生した、影響を受けなか
った事象の結果を用いて影響を受けた各動作の再試行を
開始させる。

Ｅ０発明の効果 本発明によると、再試行領域に動作が転送される度にＥ
ＴＩＤが指定されるので、記憶サブシステム内の命令の
実行開始時に再試行を始めるのではなく、記憶サブシス
テム内の命令の実行中のある時点で動作の再試行を始め
ることができる。エラーが発生した点が正確に識別され
るため、サブシステムで実行中のすべての動作が静止さ
れる場合でも、再試行の労力が最小になり、無効にし再
構成しなければならないデータの量も減少する。

また、別の再試行領域で動作の実行が続けられていると
きに再試行領域間でＥＴＩＤが相互参照されるので、１
次エラーのＥＴＩＤが影響を受ける後続のすべての動作
を識別する。したがって、本発明は、１次エラーから始
まり、エラーの影響を受けるすべての動作を含めて、静
止中に発生する各個別エラーを回復する機会をもたらす
。

しかし、当業者には自明の通り、本発明の範囲内で修正
及び変更を加えることができる。具体的には、本発明は
、処理装置にも記憶サブシステムにも適用でき、またＥ
ＴＩＤ自体に、事象を特定のソースまたは活動に明示的
にリンクすると共にある再試行領域内で発生する事象を
一義的に識別する、装置固有コードまたはコマンド固有
コードを含めることができる。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例による記憶サブシス
テムの概略ブロック図である。 第２図は、事象Ｌ２１　Ｄ−Ｃが共通キャッシュ（Ｌ２
）の再試行領域で活動状態になる「検査・設定」動作中
のクロック・サイクル８で、第１図に示した２つの再試
行領域のそれぞれ、及び本発明により構成され動作され
る再試行領域内の選択された装置に対する追跡アレイに
記録される項目を示す説明図である。 第３図は、Ｌ２再試行領域の事象Ｌ２ＩＤ−Ｃがメモリ
制御（ＭＣ）再試行領域で事象ＭＣＩ　Ｄ−１６を開始
させるサイクル１２で、第２図の追跡アレイに記録され
る項目を示す説明図である。 第４図は、Ｌ２再試行領域で事象Ｌ２　Ｉ　Ｄ−Ｇが発
生し、ＭＣ再試行領域の事象ＭＣＩＤ−１６がＬ２再試
行領域の事象Ｌ２ＩＤ−Ｆを開始させた後に、事象Ｌ２
ＣＣ−１８がＭＣ再試行領域で発生するサイクル１７で
、第２図の追跡アレイに記録される項目を示す説明図で
ある。 第５図は、データ転送事象ＭＣＩＤ−１８がＬ２再試行
領域でＬ２キャッシュ制御機構によって処理されるとき
、事象Ｌ２　ＩＤ−Ｈがデータ転送事象ＭＣＩＤ−１６
の完了によって開始されるサイクル３７で、第２図の追
跡アレイに記録される項目を示す説明図である。 第６ａ図ないし第８ｄ図は、「検査・設定」命令の実行
中に第１図の記憶サブシステムで発生するいくつかの事
象を示すタイミング図である。 １０・・・・記憶サブシステム、１２・・・・共通キャ
ッシュ（Ｌ２）再試行領域、１４・・・・メモリ制御（
ＭＣ）再試行領域、１６・・・・アドレス／キー制御機
構、２０・・・・メモリ制御機構、２２・・・・主記憶
装置、２４・・・・キャッシュ制御機構、２５・・・・
高レベル（Ｌ２）共通キャッシュ・メモリ、２６・・・
・Ｌ２キャッシュ・ディレクトリ、２７・・・・バス切
替え装置制御機構、２８・・・・バス切替え装置、２９
・・・・Ｌ２キャッシュ制御機構。 出願人　　インターナシロナル・ビジネス・マシーンズ
・コーポレーシ１ン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名）

Claims (1)

【特許請求の範囲】
1. ハードウェア装置を含む再試行領域を有し、各再試行領
   域が少なくとも１つの項目を有する追跡アレイを含み、
   前記追跡アレイの各項目が少なくとも１つの事象追跡識
   別子とエラー・フラグを含み、前記事象追跡識別子が前
   記装置で行なわれる動作を識別し、前記再試行領域での
   前記動作の実行によって追跡アレイへの前記事象追跡識
   別子の挿入が開始される、コンピュータ・システム。