JPS6218063B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリビジイ制御方式に関し、特にベ
クトル・プロセツサにおいて主記憶装置内のメモ
リ・バンクに対してストア・アクセスが行なわれ
てビジイ状態にある場合でも特定条件の下でその
メモリ・バンクに対してアクセス可能にしたメモ
リビジイ制御方式に関する。

一般にベクトル演算を処理することができるベ
クトル・プロセツサは、第１図に示す如く、ベク
トル演算を行なうためのベクトルユニツトVU
と、主記憶制御装置MCUと、大容量の主記憶装
置を構成する複数の主記憶ユニツトMSU０，
MSU１，MSU２，MSU３およびチヤネルユニツ
トCU、スカラユニツトSU等により構成されてい
る。そしてベクトル演算に際しては、主記憶ユニ
ツトMSU０〜MSU３から演算に必要なエレメン
トをあらかじめベクトルユニツト内のベクトルレ
ジスタ内に読出し、これを使用して高速に演算を
行なうように構成されている。勿論スカラユニツ
トSUにより通常のスカラ演算を行なうこともで
きるものである。

そして上記ベクトル演算を行なう場合の主記憶
装置へのアクセスには、通常のスカラ演算を行な
う汎用機とは異なつた特徴がある。それはアクセ
スが主記憶装置の連続したアドレス領域について
行なわれる場合が多いことである。例えば行列演
算を考えた場合、行列内の各要素（エレメント）
が主記憶装置に連続したアドレスに格納され、こ
れらの要素を順次取出して演算を行なうものであ
る。この様な連続アクセスは全アクセスに対して
過半数以上の大きな割合を占めるものであつて、
この連続アクセスのスピード・アツプが演算性能
の向上に大きな役目をもつ。

それ故、このような連続アクセスのスピード・
アツプを意図した場合、第３図に示す如く、主記
憶ユニツトMSU０〜MSU３を例えば８バイト幅
のブロツク単位でバンク０〜１５を構成してイン
タリーブする。そしてバンク０にはアドレス０〜
７、バンク１には８〜15、バンク２には16〜23…
バンク１５には120〜127、そして再びもとにもど
つてバンク０にはアドレス128〜135というように
連続したアドレスが８バイトのブロツク単位で異
なるバンクに割付けられている。そして各バンク
は、主記憶ユニツトMSU０にはバンク０，４，
８，１２が主記憶ユニツトMSU１にはバンク
１，５，９，１３というように、それぞれ第３図
に示す如き状態で割付けられている。

また主記憶制御装置MCU内には、第２図に示
す如き優先及びビジイチエツク部（PRO・
BUY・CHK）が設けられ、ベクトルユニツト
VU、スカラユニツトSUおよびチヤネルユニツト
CU等から主記憶装置に対して同時にアクセス要
求が行なわれたとき、いずれのアクセス要求を他
に優先して実行するかを決定したり、またすでに
主記憶装置に対してアクセスが行なわれていると
き、その後に行なわれるアクセス要求に対しビジ
イ状態であることを指示するものである。

このような構成において、主記憶装置に格納さ
れているデータに対してパーシヤル・ストアを行
なうような場合、第４図に示す如き制御が行なわ
れる。

まずマシンサイクル０においてベクトルユニツ
トVUがアクセス要求信号REQおよびアクセス先
アドレスADRSを発信する。主記憶制御装置
MCUではマシンサイクル１でこれらの信号を受
け、マシンサイクル２で主記憶装置に対する起動
信号GOとアドレスADRSを発信し、同時にその
アドレス先のバンクがビジイ状態であることを示
すバンクビジイBANK BUSY表示を行なう。こ
のマシンサイクル２で出力された起動信号GOは
マシンサイクル３にてベクトルユニツトVUでは
パーシヤル・ストアのためのストアデータ要求
STDREQとして受信され、これにもとづきベク
トルユニツトVUではパーシヤル・ストア用のデ
ータを準備することになる。

一方マシンサイクル２で上記の如く主記憶装置
に対して発信された起動信号GOおよびアドレス
ADRSはマシンサイクル３で主記憶ユニツト
MSUで受信され、マシンサイクル４よりこのア
ドレスにもとづき例えばバンク１に対してデータ
の読出しが行なわれる。このデータの読出しに
は、この場合４マシンサイクル必要とするものと
する。かくしてマシンサイクル８でデータの読出
しが行なわれるが、メモリが大容量であるため
に、これをマシンサイクル９で一度シフトし、そ
れからマシンサイクル１０で主記憶制御装置
MCUに送出される。これに先立ちベクトルユニ
ツトVUではマシンサイクル３で受信したストア
データ要求STDREQにもとづき、ストアデータ
STDが用意され、マシンサイクル８にてこれを
送出する。かくしてマシンサイクル９でこのスト
アデータSTDが主記憶制御装置MCUに伝達され
ている。そしてマシンサイクル１０で、上記の如
く主記憶ユニツトMSUより伝達された読出しデ
ータと上記ストアデータとがマージされ
（MERGE）、かつこれにもとづき新らしいシンド
ロームが作成され（SG）またマシンサイクル１
０にて上記読出データに対するエラーコレクト
（ECC COR）が行なわれ、新しく格納すべきス
トアデータSTDがマシンサイクル１２で作成さ
れることになる。

このマシンサイクル１２で、主記憶制御装置
MCUは再び起動信号GOおよび格納先アドレス
APRSを発信し、マシンサイクル１３でこのアド
レスADRSにもとづき新しいストアデータSTDが
主記憶ユニツトMSUに伝達され、これに格納さ
れることになる。この場合、この格納のための処
理に、読出しと同様に４マシンサイクルを必要と
する。したがつて主記憶制御装置MCUでは起動
信号GOを発信したマシンサイクル１２から４マ
シンサイクルであるマシンサイクル１６までの期
間は真のビジイ状態にある。

ところが一般の方式としては上記のように、真
のビジイ状態がマシンサイクル２〜５および１２
〜１６までの期間であつても、制御の容易性より
マシンサイクル２〜１６の期間を連続してビジイ
状態とし、この間に同一のバンクに対するアクセ
スを禁止している。このために、マシンサイクル
６〜８の間ではアクセス可能であるにもかかわら
ずアクセスできないという問題が存在する。

したがつて本発明はこのような問題を改善し
て、上記の如きマシンサイクルの間にアクセスが
行なわれた場合に、ビジイ状態を中断してこれを
可能にするようにしたメモリビジイ制御方式を提
供することを目的とするものであつて、このため
に本発明におけるメモリビジイ制御方式では、複
数のバンクを有する主記憶手段と該主記憶手段を
制御する主記憶制御手段を有し、主記憶部内のア
ドレス順を上記バンク順に対応させて連続したア
ドレスをブロツク単位毎に異なるバスに接続され
た異なるメモリユニツトに付与する様に構成され
たベクトル・プロセツサシステムにおいて、主記
憶手段のバンクがパーシヤルストアの読み出しと
格納の間に該バンクに対する他のアクセスの起動
を許可することを特徴とする。

以下本発明の一実施例を、上記第４図を参照し
つつ第５図および第６図にもとづき説明する。

第５図は本発明の一実施例構成を示し、第６図
はその動作状態を説明するタイムチヤートであ
る。

図中、はＡポート用識別部、はＢポート用
識別部、１〜４はシフトレジスタであり、各シフ
トレジスタはバンク番号部１―０〜４―０および
バリツドフラグ部１―１〜４―１により構成され
ている。５は比較回路、６はノア回路である。

Ａポート用識別部は、第１図、第２図に示す
如く、主記憶制御装置MCUにそのベクトルユニ
ツトＡポートからベクトルユニツトVUがアクセ
ス要求を行なつているときにベクトルユニツトＢ
ポートから他のアクセス要求を行なう場合に以下
の条件を満足しているか否かを識別するものであ
り、これらの条件を満足する場合にベクトルユニ
ツトＢポートからの他のリクエストを許可するよ
うな制御信号を発生するものである。この条件と
いうのは、(1)先行のアクセスが有効なストアアク
セスであること、(2)先行のアクセス先とベクトル
ユニツトＢポートからのアクセス先とが同一のバ
ンクであることである。

このＡポート用識別部は、シフトレジスタ１
〜４、比較回路５およびノア回路６を有してい
る。シフトレジスタ１のバンク番号部１―０には
アクセス中のバンクの番号が記入され（第３図の
状態のバンクでは４ビツト）、バリツドフラグ部
１―１にはこのバンク番号部１―０に記入されて
いるバンクに対するアクセスが、データの格納を
行なうストアアクセスの場合に「０」が記入され
ている。したがつて、このバリツドフラグ部１―
１をみて「０」が記入されているときにはストア
アクセスが行なわれていることがわかる。シフト
レジスタ２〜４も、上記シフトレジスタ１と同様
に構成されている。比較回路５にはシフトレジス
タ４のバンク番号部４―０に記入されたバンク番
号とベクトルユニツトＢポートに伝達されたアク
セス先のバンク番号とが比較されるものであつ
て、これらが一致するとき「０」を出力し、一致
しないときには論理「１」が出力されるものであ
る。

Ｂポート用識別部は、上記Ａポート用識別部
と同様に構成されており、主記憶制御装置
MCUにそのベクトルユニツトＢポートからベク
トルユニツトVUがアクセス要求を行なつている
ときにベクトルユニツトＡポートから他のアクセ
ス要求を行なう場合、上記Ａポート識別部と同
様の条件により、このアクセス要求を許可するよ
うな制御信号を発生するものである。

いま、第４図において、マシンサイクル０にて
ベクトルユニツトVUよりバンク０の主記憶部に
パーシヤル・ストアのためのアクセス要求を行な
い、このアクセス要求がベクトルユニツトＡポー
トを経由して行なわれ、マシンサイクル１にて主
記憶制御装置MCUにこれが伝達されたものとす
る。これにより主記憶制御装置MCUはマシンサ
イクル２にて起動信号GO、アクセス先アドレス
信号を発生して主記憶ユニツトMSU０にアクセ
スを行なう。同時にマシンサイクル２においてバ
ンクビジイ信号をあげる。

このマシンサイクル２において、主記憶制御装
置MCUでは、第５図に示すシフトレジスタ１の
バンク番号部１―０に上記アクセス先のバンク番
号である０が記入され、またバリツドフラグ部１
―１には、このときのアクセスがパーシヤル・ス
トアのため、ストア・アクセス中であることを示
すフラグ「０」が記入される。そしてマシンサイ
クルが３，４，５と進行するにつれて、シフトレ
ジスタ１のバンク番号部１―０およびバリツドフ
ラグ部１―１に記入されたデータもシフトレジス
タ２，３，４と転送される。

そしてこの間にベクトルユニツトVUからベク
トルユニツトＢポートを経由して主記憶制御装置
MCUに対してバンク０にアドレスされているデ
ータを読出すことを求めるアクセス要求が行なわ
れると、これがＡポート識別部にも伝達され、
マシンサイクル６において比較回路５にてシフト
レジスタ４のバンク番号部４―０に記入されてい
るバンク番号と、ベクトルユニツトＢポートを経
由して行なわれたアクセス先のバンク番号との比
較が行なわれる。このときこれらのバンク番号は
ともに０で一致するので比較回路５は一致出力と
して「０」を出力し、ノア回路６に伝達する。こ
のときノア回路６にはベクトルユニツトＢポート
を経由して行なわれる上記アクセスが有効である
ことを示すバリツド信号BPORT VAL「０」が
印加され、さらにシフトレジスタ４のバリツドフ
ラグ部４―１に記入されている「０」が印加され
る。この結果、ノア回路６はすべての入力が
「０」となるので、マシンサイクル７にてバンク
ビジイ信号があるときでも、ベクトルユニツトＢ
ポートからのアクセス要求のBUSYチエツクする
ことを禁止する、インヒビツトビジイチエツクＢ
信号「１」を出力し、上記アクセス要求を許可す
る。

これによりマシンサイクル７から１０までの４
マシンサイクルの間、上記バンク０よりアクセス
要求のあつたデータが読出されることになる。そ
してこのアクセスが終ると上記インヒビツトチエ
ツクＢ信号「１」はリセツトされ、バンクビジイ
信号が有効化されることになる。このようにして
上記パーシヤル・ストアの場合には、制御上マシ
ンサイクル２から１５までの間バンクビジイ信号
が存在し、ビジイ状態にあつても、実際にアクセ
ス動作が行なわれる前後４マシンサイクルに悪影
響を与えないアクセス要求を許可することができ
る。

したがつて、第６図に示す如く、マシンサイク
ル０〜１３までの間、ベクトルユニツトＡポート
を経由してパーシヤル・ストア（PST）がバンク
０に対して行なわれているときに、マシンサイク
ル４にてベクトルユニツトＢポートを経由して同
じくバンク０に対しデータ読出し要求が行なわれ
るとき、マシンサイクル５〜８の間でこれを行な
うことができる。同様にしてマシンサイクル１〜
１４までの間にバンク１に対し、パーシヤル・ス
トアが行なわれているときに、マシンサイクル５
にてバンク１に対してデータ読出し要求が行なわ
れたときマシンサイクル６〜９でこれを行なうこ
とができる。そして同様にして以下バンク２〜１
２に対しても同様な動作を行なうことができる。
このようにしていままではバンクビジイのために
許可できなかつたアクセス要求を特定の条件の下
で認めることができる。

なお、上記の例ではパーシヤル・ストアが行な
われているときにフエツチが許可される例につい
て説明したが、次にフルストアのときについて説
明する。

フルストアの場合には、第７図に示す如く、マ
シンサイクル０でベクトルユニツトVUがアクセ
ス要求信号REQおよびアクセス先アドレスADRS
を発信する。主記憶制御装置MCUではマシンサ
イクル１でこれらの信号を受け、マシンサイクル
２でダミー・ゴー信号DMYGOをベクトルユニツ
トVUに送出し、同時にバンクビジイ表示を行な
う。マシンサイクル３でベクトルユニツトVUは
このダミー・ゴー信号をストアデータ要求信号と
して受け、ストアすべきデータの準備を開始す
る。そしてマシンサイクル８においてストアデー
タSTDがベクトルユニツトVUから主記憶制御装
置MCUに送出され、マシンサイクル９において
主記憶制御装置MCUはこれを受取る。そして上
記第４図におけるマージ及びシンドローム作成段
階であるマシンサイクル１０で同様にシンドロー
ムを作成し、マシンサイクル１１でエラーコレク
ト段階を経由してマシンサイクル１２でストアデ
ータSTDが主記憶制御装置MCUから主記憶ユニ
ツトMSUに送出される。このとき同時にバンク
ビジイ表示が行なわれ、かつ起動信号GOおよび
アドレスADRSも送出され、これらにもとづき主
記憶ユニツトMSUではマシンサイクル１３〜１
６で指定されたアドレスにストアデータSTDを
ストアすることになる。

この第７図と上記第４図とを比較すれば明らか
に、第７図におけるフルストア制御の場合は、第
４図のパーシヤル・ストア制御の場合におけるデ
ータ読出し制御を除き全く同一の制御であり、後
半のマシンサイクル１２〜１５のみがビジイにな
る。したがつて、パーシヤル・ストアの場合と同
様に、マシンサイクル６において、フルストア先
と同一のバンクに対してアクセスが行なわれて
も、これにより悪影響は生じないので、上記第５
図に示す各識別部，でアクセスを許可できる
ものか否かを識別し、アクセス許可できる場合に
はこれを許可することができる。

次に、第８図によりデータ読出しの場合につい
て説明する。

データ読出しの場合には、マシンサイクル０で
ベクトルユニツトVUがアクセス要求信号REQお
よびアクセス先アドレスADRSを発信する。主記
憶制御装置MCUではマシンサイクル１でこれら
の信号を受信し、マシンサイクル２で主記憶ユニ
ツト起動信号MSGOおよびアドレスADRSを発信
し、同時にそのアドレス先のバンクビジイである
ことを示すバンクビジイBANK BUSY表示を行
なう。この場合、第４図について説明した如く、
データの読出しには４マシンサイクル必要のため
に、このバンクビジイ表示も４マシンサイクルの
間行なわれる。上記マシンサイクル２で発信され
た主記憶ユニツト起動信号およびアドレスはマシ
ンサイクル３で主記憶ユニツトMSUで受信さ
れ、このアドレスにもとづきマシンサイクル４か
ら７にデータの読出が行なわれる。このようにし
てマシンサイクル８でデータの読出しが行なわれ
るが、メモリが大容量のためにこれをマシンサイ
クル９で一度シフトして主記憶制御装置MCUに
伝達される。かくしてマシンサイクル１０で読出
したデータのECCシンドローム作成SGが行なわ
れ、これによりマシンサイクル１１で読出しデー
タの１ビツトエラー修正・２ビツトエラー検出と
いうエラーコレクトECC CORが行なわれ、マシ
ンサイクル１２で正しいデータが主記憶制御装置
MCUに準備され、マシンサイクル１３でベクト
ルユニツトVUにこの読出データFCH DATAが
受信されることになる。

そしてこの第８図と上記第４図とを比較すれ
ば、第８図のデータ読出制御の場合は、パーシヤ
ル・ストア制御の場合におけるデータ読出制御と
そのベクトルユニツトVUに対するデータの伝達
を除き全く同一の制御であり、前半のマシンサイ
クル２〜５のみがビジイになる。

したがつて上記第４図、第７図および第８図か
ら明らかのように、主記憶制御装置MCUが第８
図におけるマシンサイクル０′のときに起動信号
GOを発信し、主記憶ユニツトMSUにアクセスす
る場合、第９図イに示す如く、読出制御のための
バンクビジイ状態は、において実線で示す如
く、マシンサイクル０′〜３′の４マシンサイクル
の間である。そしてパーシヤル・ストア制御のた
めのバンクビジイ表示はに示す如くマシンサイ
クル０′〜１３′までの14マシンサイクルの間行な
われるものの、そのうち実線で示したマシンサイ
クル期間０′〜３′および１０′〜１３′がバンクビ
ジイ状態であり点線で示す期間はアクセス可能期
間である。さらにフルストア制御のためのバンク
ビジイ表示は、に示す如く、これまたマシンサ
イクル０′〜１３′までの14マシンサイクルの間行
なわれるもののそのうち実線で示したマシンサイ
クル１０′〜１３′がバンクビジイ状態であり、点
線で示す期間はアクセス可能期間である。

したがつて、本発明によれば、第９図ロのに
示す如く、例えばベクトルユニツトＡポートから
の先行のアクセスがフルストアの場合には、マシ
ンサイクル０′〜１３′の間バンクビジイ表示が行
なわれていても、上記条件の下で、同，，
にそれぞれ示す如く、ベクトルユニツトＢポート
から主記憶ユニツトの読出し、主記憶ユニツトへ
のフルストアおよび主記憶ユニツトへのパーシヤ
ルストア等を行なうことができる。そしてまた第
９図ハのに示す如く、先行のアクセスがパーシ
ヤル・ストアの場合でも同様に，，に示す
如く、主記憶ユニツトの読出し、主記憶ユニツト
へのパーシヤル・ストアおよびフルストア等を行
なうことができる。

それ故、本発明によれば例え先行のストア動作
によりビジイ状態の場合でも同一のバンクに対し
てはアクセスを行なうことができるので、主記憶
装置の利用効率を高めることが可能になり、デー
タ処理速度を向上することができる。

なお上記の説明ではフエツチおよびストアにそ
れぞれ４マシンサイクル必要とする場合について
説明したが、勿論これのみに限定されるものでは
なく、例えば３マシンサイクルのものでも同様な
ことが可能である。そしてシフトレジスタは４個
使用した例について説明したが、勿論これのみに
限定されるものではなく、制御の状態に応じて選
定することができるものである。

なお、この様な方法でストアした領域を即時に
Fetchする場合は、未だストアされていないデー
タをFetchする事がありえる。これはアドレスを
チエツクするか又はベクトル・プロセツサの特異
性として、プログラムによつて保証する様にすれ
ば良い。

【図面の簡単な説明】

第１図はベクトル・プロセツサの構成図、第２
図はその優先及びビジイチエツク部、第３図はメ
モリバンクの説明図、第４図はパーシヤル・スト
アのチヤイムチヤート、第５図は本発明の一実施
例構成、第６図はその動作説明図、第７図はフル
ストアの場合のタイムチヤート、第８図はデータ
読出しの場合のタイムチヤート、第９図はバンク
ビジイ表示と実際のビジイ状態の説明および本発
明の動作説明図である。 図中、はＡポート用識別部、はＢポート用
識別部、１〜４はシフトレジスタ、５は比較回
路、６はノア回路をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 複数のバンクを有する主記憶手段と該主記憶
   手段を制御する主記憶制御手段を有し、主記憶部
   内のアドレス順を上記バンク順に対応させて連続
   したアドレスをブロツク単位毎に異なるバスに接
   続された異なるメモリユニツトに付与する様に構
   成されたベクトル・プロセツサシステムにおい
   て、主記憶手段のバンクがパーシヤルストアの読
   み出しと格納の間に該バンクに対する他のアクセ
   スの起動を許可することを特徴とするメモリビジ
   イ制御方式。