JPS61161565A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61161565A JPS61161565A JP60002849A JP284985A JPS61161565A JP S61161565 A JPS61161565 A JP S61161565A JP 60002849 A JP60002849 A JP 60002849A JP 284985 A JP284985 A JP 284985A JP S61161565 A JPS61161565 A JP S61161565A
- Authority
- JP
- Japan
- Prior art keywords
- ecc check
- check bit
- write operation
- write
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置に使用される記憶装置に関し、
特にそのエラー訂正に関する。
特にそのエラー訂正に関する。
（従来の技術）
従来、この種の記憶装置では第３図に示すように、演算
処理装置からの読出し、ならびに全書込みｚ部分書込み
の動作要求を受付けてデータの読出し／書込みを行うよ
うに構成していた。
処理装置からの読出し、ならびに全書込みｚ部分書込み
の動作要求を受付けてデータの読出し／書込みを行うよ
うに構成していた。
第３図において、５０は書込みデータレジスタ、５１は
アドレスレジスタ、５２は主制御回路、５３は選択回路
、５４はＥＯＣチェックビット発生回路、５５ 、５６
はそれぞれ第１および第２のバンク、５７は読出しデー
タレジスタ、５８はＥＣＣチェック訂正回路である。
アドレスレジスタ、５２は主制御回路、５３は選択回路
、５４はＥＯＣチェックビット発生回路、５５ 、５６
はそれぞれ第１および第２のバンク、５７は読出しデー
タレジスタ、５８はＥＣＣチェック訂正回路である。
第３図に示す記憶装置ではＥＣＣチェックビット発生回
路５４とＥＣＣチェックビット訂正回路５８とを備え、
さらに一対のバンク５５ 、５６が備えてあり、それぞ
れのバンク５５．５６は独立にインターリーブして読出
し／書込みを行うことができる。例えば、第１のバンク
５５に部分書込み動作を要求した後に第２のバンク１６
に全書込み、または部分書込み動作を要求すると、Ｂ０
０チェックビット発生回路５４では第１のバンり５５の
動作に対して成る時間が占有されるため、第２のバンク
５６の書込み動作は禁止されている。
路５４とＥＣＣチェックビット訂正回路５８とを備え、
さらに一対のバンク５５ 、５６が備えてあり、それぞ
れのバンク５５．５６は独立にインターリーブして読出
し／書込みを行うことができる。例えば、第１のバンク
５５に部分書込み動作を要求した後に第２のバンク１６
に全書込み、または部分書込み動作を要求すると、Ｂ０
０チェックビット発生回路５４では第１のバンり５５の
動作に対して成る時間が占有されるため、第２のバンク
５６の書込み動作は禁止されている。
（発明が解決しようとする問題点）
従って、上記従来技術による記憶装置においては、部分
書込み動作の後には成る時間だけ書込み動作を行うこと
ができないと云う欠点があった。
書込み動作の後には成る時間だけ書込み動作を行うこと
ができないと云う欠点があった。
本発明の目的は、独立に読出し、ならびに全書込み７部
分書込み動作を行うように複数のバンクを備え、読出し
データのチェックと訂正トを行うと共に、全書込み動作
のＥＯＯチェックビット発生回路と部分書込み動作のＥ
ＣＯチェックビット発生回路とを個々に備えることによ
り上記欠点を除去し、部分書込み動作の直後にも全書込
み動作を行うことができるように構成した記憶装置を提
供することにある。
分書込み動作を行うように複数のバンクを備え、読出し
データのチェックと訂正トを行うと共に、全書込み動作
のＥＯＯチェックビット発生回路と部分書込み動作のＥ
ＣＯチェックビット発生回路とを個々に備えることによ
り上記欠点を除去し、部分書込み動作の直後にも全書込
み動作を行うことができるように構成した記憶装置を提
供することにある。
（問題点を解決する九めの手段）
本発明による記憶装置は複数個のバンクと、ＥＣＣチェ
ック訂正回路と、第１および第２のＥＯＯチェックピッ
ト生成回路とを備え、部分書込み動作の直後にも全書込
み動作を行うことができるように構成し念ものである。
ック訂正回路と、第１および第２のＥＯＯチェックピッ
ト生成回路とを備え、部分書込み動作の直後にも全書込
み動作を行うことができるように構成し念ものである。
複数個のバンクは独立にデータを読出すことができると
共に、全書込み７部分書込みを行うことができるもので
ある。
共に、全書込み７部分書込みを行うことができるもので
ある。
ＥＣＣチェック訂正回路は、読出しデータのチェックと
訂正とを行うたφのものである。
訂正とを行うたφのものである。
第１のＥＯＯチェックビット生成回路は全書込み用のＥ
ＯＯチェックビットを生成し、第２のＥＯＯチェックビ
ット生成回路は部分書込み用のＥＯＯチェックピットを
生成するためのものである。
ＯＯチェックビットを生成し、第２のＥＯＯチェックビ
ット生成回路は部分書込み用のＥＯＯチェックピットを
生成するためのものである。
（実 流側）
次に、本発明について図面ｆｒ：参照して詳細に説明す
る。
る。
第１図は、本発明による記憶装置の一実施例を示すブロ
ック図である。第１図において、５は書込みデータレジ
スタ、６はアドレスレジスタ、７は主制御回路、９は選
択回路、１１．１２はそれぞれ第１および第２のＥＯＯ
チェックビット発生回路、１６．１７はそれぞれ第１＞
よび第２のバンク、１９は読出しデータレジスタ、２１
はＥＣＣチェック訂正回路である。
ック図である。第１図において、５は書込みデータレジ
スタ、６はアドレスレジスタ、７は主制御回路、９は選
択回路、１１．１２はそれぞれ第１および第２のＥＯＯ
チェックビット発生回路、１６．１７はそれぞれ第１＞
よび第２のバンク、１９は読出しデータレジスタ、２１
はＥＣＣチェック訂正回路である。
図示されていない演算処理装置から書込みデータ信号線
ｌと、アドレス信号線２と、制御信号線３とを介してそ
れぞれの信号が転送され、それぞれ書込みデータレジス
タ５と、アドレスレジスタ６と、主制御回路７とによっ
て受信される。
ｌと、アドレス信号線２と、制御信号線３とを介してそ
れぞれの信号が転送され、それぞれ書込みデータレジス
タ５と、アドレスレジスタ６と、主制御回路７とによっ
て受信される。
第２図は、第１図に示す記憶装置の動作を示すタイミン
グチャートである。第１図に示す記憶装置は、第２図に
示すクロック１００ＩＣ同期して動作する。クロック＃
０のタイミングで信号線３上の制御信号１０１と、信号
線１上の書込みデータ１０３とが記憶装置に受信される
。受信され几命令により第１のバンク１６の部分書込み
が実行される。信号線１５上のアドレス信号は第１のバ
ンク１６に供給される。主制御回路７は各回路を制御す
るものであシ、第１のバンク１６のメモリセルアレイか
らデータを読出す。主制御回路７によりクロック＃２の
タイミングで読出しデータが信号線１８を介して読出し
データレジスタ１９にセットされ、その出力が信号線２
０を介してＢＣＯチェック訂正回路２１に加えられ、Ｂ
ＯＣチェックが行われる。
グチャートである。第１図に示す記憶装置は、第２図に
示すクロック１００ＩＣ同期して動作する。クロック＃
０のタイミングで信号線３上の制御信号１０１と、信号
線１上の書込みデータ１０３とが記憶装置に受信される
。受信され几命令により第１のバンク１６の部分書込み
が実行される。信号線１５上のアドレス信号は第１のバ
ンク１６に供給される。主制御回路７は各回路を制御す
るものであシ、第１のバンク１６のメモリセルアレイか
らデータを読出す。主制御回路７によりクロック＃２の
タイミングで読出しデータが信号線１８を介して読出し
データレジスタ１９にセットされ、その出力が信号線２
０を介してＢＣＯチェック訂正回路２１に加えられ、Ｂ
ＯＣチェックが行われる。
もしデータに誤りがあれば、ＥＣＯチェック訂正回路２
１は誤υビットの訂正も行う。そこで訂正後の読出しデ
ータは信号＠＜を介して演算処理装置（図示してない）
へ送出されると共に、選択回路９にも与えられる。選択
回路９は信号線８上の香込本データと信号線４上の読出
しデータとの選択を部分書込み信号に従って行い、信号
線ｌＯ上の合成書込みデータを第２のＥＯＣチェックビ
ット発生回路１２に与える。第２のチェックビット発生
回路１２Ｆｉ信号線１０上の合成書込みデータに対し、
ｇＯＣチェックビットをクロック＃３のタイミングによ
り信号線１３上に発生し、第１のバンク１６のメモリセ
ルアレイに送って書込みを行う。
１は誤υビットの訂正も行う。そこで訂正後の読出しデ
ータは信号＠＜を介して演算処理装置（図示してない）
へ送出されると共に、選択回路９にも与えられる。選択
回路９は信号線８上の香込本データと信号線４上の読出
しデータとの選択を部分書込み信号に従って行い、信号
線ｌＯ上の合成書込みデータを第２のＥＯＣチェックビ
ット発生回路１２に与える。第２のチェックビット発生
回路１２Ｆｉ信号線１０上の合成書込みデータに対し、
ｇＯＣチェックビットをクロック＃３のタイミングによ
り信号線１３上に発生し、第１のバンク１６のメモリセ
ルアレイに送って書込みを行う。
クロック＃２のタイミングではタイミング１１００制御
信号と、タイミング１１１の書込みデータとが第２のバ
ンク１７へ転送される。全書込み動作が要求される場合
には、信号線８上の全書込みデータは全書込みデータ用
の第１のＥＣＣチェックビット発生回路１１に送出され
、クロック＃３のタイミングで信号線１４上のＢＣＣチ
ェックビット１１２が発生する。
信号と、タイミング１１１の書込みデータとが第２のバ
ンク１７へ転送される。全書込み動作が要求される場合
には、信号線８上の全書込みデータは全書込みデータ用
の第１のＥＣＣチェックビット発生回路１１に送出され
、クロック＃３のタイミングで信号線１４上のＢＣＣチ
ェックビット１１２が発生する。
さらに、クロック＃４のタイミング１１３で上記のデー
タは第２のバンク１７へ送出される。第２のバンク１７
への書込み動作は、第１のバンク１６への部分書込み動
作と同時に行うことができることは明らかである。
タは第２のバンク１７へ送出される。第２のバンク１７
への書込み動作は、第１のバンク１６への部分書込み動
作と同時に行うことができることは明らかである。
（発明の効果）
本発明は以上説明しｔように、全書込み動作用と部分書
込み動作用とに対してそれぞれＥＣＣチェックビット発
生回路を設けることによって部分書込み動作の直後にも
全書込み動作を行うことができるので、容易にインター
リーブを行うことができ、書込み性能を向上できると云
う効果がある。
込み動作用とに対してそれぞれＥＣＣチェックビット発
生回路を設けることによって部分書込み動作の直後にも
全書込み動作を行うことができるので、容易にインター
リーブを行うことができ、書込み性能を向上できると云
う効果がある。
第１図は、本発明による記憶装置の一実施例を部分的に
示すブロック図である。 第２図は、第１図に示す記憶装置のタイミング関係を示
すタイミングチャートである。 第３図は、従来技術による記憶装置の一例を部分的に示
すブロック図である。 ５．５０・・・書込みデータレジスタ ６．５１・・・アドレスレジスタ ７．５２・・・主制御回路 ９．５３・・・選択回路 １１、１２ 、５４・・・ＥＣＣチェックビット発生回
路１６．１７，５５．５６・・・バンク １９．５７・・・読出しデータレジスタ２１ 、５８・
・・ＥＣＣチェック訂正回路１〜４，８，１０．１３〜
１５，１８．２０・・・信号線１００〜１１３・・・タ
イミング 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図 第３図
示すブロック図である。 第２図は、第１図に示す記憶装置のタイミング関係を示
すタイミングチャートである。 第３図は、従来技術による記憶装置の一例を部分的に示
すブロック図である。 ５．５０・・・書込みデータレジスタ ６．５１・・・アドレスレジスタ ７．５２・・・主制御回路 ９．５３・・・選択回路 １１、１２ 、５４・・・ＥＣＣチェックビット発生回
路１６．１７，５５．５６・・・バンク １９．５７・・・読出しデータレジスタ２１ 、５８・
・・ＥＣＣチェック訂正回路１〜４，８，１０．１３〜
１５，１８．２０・・・信号線１００〜１１３・・・タ
イミング 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図 第３図
Claims (1)
- 独立にデータを読出すことができると共に全書込み／部
分書込みを行うことができる複数個のバンクと、読出し
データのチェックと訂正とを行うためのＥＣＣチェック
訂正回路と、全書込み用のＥＣＣチェックビットを生成
するための第１のＥＣＣチェックビット生成回路と、部
分書込み用のＥＣＣチェックビットを生成するための第
２のＥＣＣチェックビット生成回路とを具備し、部分書
込みの直後にも全書込みを行うことができるように構成
したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002849A JPS61161565A (ja) | 1985-01-11 | 1985-01-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002849A JPS61161565A (ja) | 1985-01-11 | 1985-01-11 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161565A true JPS61161565A (ja) | 1986-07-22 |
| JPH0571977B2 JPH0571977B2 (ja) | 1993-10-08 |
Family
ID=11540845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002849A Granted JPS61161565A (ja) | 1985-01-11 | 1985-01-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0496613A2 (en) * | 1991-01-24 | 1992-07-29 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor storage device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108951A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Memory busy control system |
| JPS58143500A (ja) * | 1982-02-18 | 1983-08-26 | Nec Corp | インタ−リ−ブ可能な記憶装置 |
-
1985
- 1985-01-11 JP JP60002849A patent/JPS61161565A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57108951A (en) * | 1980-12-25 | 1982-07-07 | Fujitsu Ltd | Memory busy control system |
| JPS58143500A (ja) * | 1982-02-18 | 1983-08-26 | Nec Corp | インタ−リ−ブ可能な記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0496613A2 (en) * | 1991-01-24 | 1992-07-29 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor storage device |
| US5287364A (en) * | 1991-01-24 | 1994-02-15 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor data storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571977B2 (ja) | 1993-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060156214A1 (en) | Semiconductor memory | |
| JP3070025B2 (ja) | 半導体記憶装置 | |
| JPS61161565A (ja) | 記憶装置 | |
| JPS6011952A (ja) | 誤り訂正機構付半導体メモリ装置 | |
| JP3157787B2 (ja) | 記憶装置 | |
| JPH0746323B2 (ja) | 部分書込みアクセスを圧縮する主記憶装置 | |
| JPS6349809B2 (ja) | ||
| JPH0756640B2 (ja) | 記憶装置 | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JP4921216B2 (ja) | メモリ制御回路、記憶システム、情報処理装置、および、メモリ制御方法 | |
| JPH01223541A (ja) | インタリーブメモリ装置 | |
| JP2949984B2 (ja) | メモリ監視回路 | |
| JPH0227600A (ja) | 集積回路装置 | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JPS6145494A (ja) | 半導体記憶装置 | |
| JPH01181137A (ja) | 記憶装置 | |
| JPH0273442A (ja) | データ処理装置 | |
| JPS635778B2 (ja) | ||
| JPS58199498A (ja) | メモリシステム | |
| JPH01134645A (ja) | タイミング発生回路 | |
| JPS615500A (ja) | メモリ集積回路 | |
| JPH02119746U (ja) | ||
| JPH04329444A (ja) | 情報処理装置のエラー訂正検出方式 | |
| JPH0275039A (ja) | メモリ回路 | |
| JPH0495299A (ja) | 半導体記憶装置 |