JP3157787B2 - 記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＥＣＣエラー検出
を行わないときチェックビット記憶部にデータを書き込
み可能な記憶装置に関する。
を行わないときチェックビット記憶部にデータを書き込
み可能な記憶装置に関する。
【０００２】
【従来の技術】従来、ＥＣＣ回路を備えた記憶装置は、
たとえば特開平１−２７３１５４号公報に記載されてい
る。この公報に記載のＥＣＣ回路付記憶装置を図６を用
いて説明する。図６は、従来のＥＣＣチェックイネーブ
ルビット記憶部を含むＥＣＣ回路付き記憶装置のブロッ
ク図である。図６に示すように、公報に記載のＥＣＣ回
路付記憶装置は、各種データが書き込まれるデータ記憶
部１０と、各種データがデータ記憶部１０に格納される
ごとに付加されるチェックビットを記憶するチェックビ
ット記憶部１２と、データ記憶部１０の領域の中の一定
領域の単位毎にＥＣＣチェックを行うか否かを指定する
ＥＣＣチェックイネーブルビットを記憶するＥＣＣチェ
ックイネーブルビット記憶部１４とを備えるメモリアレ
イ１６と、データ記憶部１０からのデータについて、チ
ェックビット記憶部１２からのＥＣＣチェックイネーブ
ルビットの情報によってＥＣＣエラー検出を行い、シン
グルビットエラーまたはダブルビットエラーを検出し、
それぞれＳＥＦ信号（シングルビットエラーフラグ）ま
たはＤＥＦ信号（ダブルビットエラーフラグ）を出力す
るＥＣＣエラー検出部１８と、データ記憶部１０，チェ
ックビット記憶部１２のデータの書き込みまたは読み出
し動作を制御し、アドレスデータとＲＡＳ信号（Ｒｏｗ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）とＣＡＳ信号（Ｃｏ
ｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）とをメモリ
アレイ１６に出力するメモリ制御部２０と、ＥＣＣチェ
ックイネーブルビット記憶部１４とメモリ制御部２０と
を接続しＥＣＣチェックイネーブルビットを相互にやり
取りする制御バス２２とで構成されている。
たとえば特開平１−２７３１５４号公報に記載されてい
る。この公報に記載のＥＣＣ回路付記憶装置を図６を用
いて説明する。図６は、従来のＥＣＣチェックイネーブ
ルビット記憶部を含むＥＣＣ回路付き記憶装置のブロッ
ク図である。図６に示すように、公報に記載のＥＣＣ回
路付記憶装置は、各種データが書き込まれるデータ記憶
部１０と、各種データがデータ記憶部１０に格納される
ごとに付加されるチェックビットを記憶するチェックビ
ット記憶部１２と、データ記憶部１０の領域の中の一定
領域の単位毎にＥＣＣチェックを行うか否かを指定する
ＥＣＣチェックイネーブルビットを記憶するＥＣＣチェ
ックイネーブルビット記憶部１４とを備えるメモリアレ
イ１６と、データ記憶部１０からのデータについて、チ
ェックビット記憶部１２からのＥＣＣチェックイネーブ
ルビットの情報によってＥＣＣエラー検出を行い、シン
グルビットエラーまたはダブルビットエラーを検出し、
それぞれＳＥＦ信号（シングルビットエラーフラグ）ま
たはＤＥＦ信号（ダブルビットエラーフラグ）を出力す
るＥＣＣエラー検出部１８と、データ記憶部１０，チェ
ックビット記憶部１２のデータの書き込みまたは読み出
し動作を制御し、アドレスデータとＲＡＳ信号（Ｒｏｗ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）とＣＡＳ信号（Ｃｏ
ｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）とをメモリ
アレイ１６に出力するメモリ制御部２０と、ＥＣＣチェ
ックイネーブルビット記憶部１４とメモリ制御部２０と
を接続しＥＣＣチェックイネーブルビットを相互にやり
取りする制御バス２２とで構成されている。
【０００３】次に、ＥＣＣ付記憶回路の動作について図
７を用いて説明する。図７は、図６の回路の動作を示す
タイミング図である。はじめに、ＥＣＣイネーブルビッ
ト記憶部１４に、メモリ制御部より、データ記憶部のメ
モリアレイ１６の一定の領域単位毎に、１ビットのＥＣ
Ｃチェックイネーブル情報（即ち、ＥＣＣチェックイネ
ーブルビット）を記憶するアドレスが割り付けられてい
る。例えば、あらかじめ“１”（”Ｈ”）でＥＣＣチェ
ックを行う、“０”（”Ｌ”）でＥＣＣチェックを行わ
ないとして書き込んでおく。
７を用いて説明する。図７は、図６の回路の動作を示す
タイミング図である。はじめに、ＥＣＣイネーブルビッ
ト記憶部１４に、メモリ制御部より、データ記憶部のメ
モリアレイ１６の一定の領域単位毎に、１ビットのＥＣ
Ｃチェックイネーブル情報（即ち、ＥＣＣチェックイネ
ーブルビット）を記憶するアドレスが割り付けられてい
る。例えば、あらかじめ“１”（”Ｈ”）でＥＣＣチェ
ックを行う、“０”（”Ｌ”）でＥＣＣチェックを行わ
ないとして書き込んでおく。
【０００４】図７の（ａ）に示すように、データ書き込
み時は、メモリ制御部２０は信号ＷＥを”Ｌ”とする。
そしてＥＣＣエラー検出部１８は、確定したデータのチ
ェックビットを生成する。さらに、メモリ制御部２０
は、アドレス線に列アドレス（上位アドレス）、行アド
レス（下位アドレス）が確定する時点で信号ＲＡＳと信
号ＣＡＳとを”Ｌ”とする。データ記憶部２とチェック
ビット記憶部１２は、信号ＲＡＳが”Ｌ”となるタイミ
ングでアドレスを入力し、そして信号ＣＡＳが”Ｌ”と
なるタイミングで行うアドレスの入力および、データま
たは、チェックビットの書き込みを行う。
み時は、メモリ制御部２０は信号ＷＥを”Ｌ”とする。
そしてＥＣＣエラー検出部１８は、確定したデータのチ
ェックビットを生成する。さらに、メモリ制御部２０
は、アドレス線に列アドレス（上位アドレス）、行アド
レス（下位アドレス）が確定する時点で信号ＲＡＳと信
号ＣＡＳとを”Ｌ”とする。データ記憶部２とチェック
ビット記憶部１２は、信号ＲＡＳが”Ｌ”となるタイミ
ングでアドレスを入力し、そして信号ＣＡＳが”Ｌ”と
なるタイミングで行うアドレスの入力および、データま
たは、チェックビットの書き込みを行う。
【０００５】図７の（ｂ）に示すように、読み出し時に
は、ＥＣＣチェックを行う場合の読み出し時に、上記Ｅ
ＣＣチェックイネーブルビット“１”（”Ｈ”）によ
り、メモリ制御部２０が信号ＷＥ（Ｗｒｉｔｅ Ｅｎａ
ｂｌｅ）を”Ｈ”としたままで、前記書き込み時と同様
のタイミングで信号ＲＡＳと信号ＣＡＳを”Ｌ”とす
る。この動作により、データ記憶部１０とチェックビッ
ト記憶部１２よりデータまたはチェックビットが出力さ
れる。ＥＣＣエラー検出部１８は、データ記憶装置１０
より読み出されたデータと、チェックビット記憶部１２
より読み出されたチェックビットを入力とし、１ビット
エラーと複数ビットエラーの検出を行い、１ビットエラ
ーが発生した場合には信号ＳＥＦを”Ｌ”にし、複数ビ
ットエラーが発生した場合には信号ＤＥＦを”Ｌ”にす
る。
は、ＥＣＣチェックを行う場合の読み出し時に、上記Ｅ
ＣＣチェックイネーブルビット“１”（”Ｈ”）によ
り、メモリ制御部２０が信号ＷＥ（Ｗｒｉｔｅ Ｅｎａ
ｂｌｅ）を”Ｈ”としたままで、前記書き込み時と同様
のタイミングで信号ＲＡＳと信号ＣＡＳを”Ｌ”とす
る。この動作により、データ記憶部１０とチェックビッ
ト記憶部１２よりデータまたはチェックビットが出力さ
れる。ＥＣＣエラー検出部１８は、データ記憶装置１０
より読み出されたデータと、チェックビット記憶部１２
より読み出されたチェックビットを入力とし、１ビット
エラーと複数ビットエラーの検出を行い、１ビットエラ
ーが発生した場合には信号ＳＥＦを”Ｌ”にし、複数ビ
ットエラーが発生した場合には信号ＤＥＦを”Ｌ”にす
る。
【０００６】図７の（ｃ）に示すように、ＥＣＣチェッ
クを行わない場合の読み出し時には、すなわち上記ＥＣ
Ｃチェックイネーブルビット“０”（”Ｌ”）により、
メモリ制御部２０はデータが確定した後、ＥＣＣチェッ
クの終了を待たずに読み取り動作を終了する。
クを行わない場合の読み出し時には、すなわち上記ＥＣ
Ｃチェックイネーブルビット“０”（”Ｌ”）により、
メモリ制御部２０はデータが確定した後、ＥＣＣチェッ
クの終了を待たずに読み取り動作を終了する。
【０００７】
【発明が解決しようとする課題】上述のように従来のＥ
ＣＣ回路付き記憶装置は、データ記憶部の、特にＥＣＣ
チェックを必要としない領域の読み出しの場合に、選択
領域に対応するＥＣＣチェックビット記憶部の領域は確
保されているものの使用されることなく、資源効率の低
下をまねくという問題点があった。
ＣＣ回路付き記憶装置は、データ記憶部の、特にＥＣＣ
チェックを必要としない領域の読み出しの場合に、選択
領域に対応するＥＣＣチェックビット記憶部の領域は確
保されているものの使用されることなく、資源効率の低
下をまねくという問題点があった。
【０００８】本発明の目的は、ＥＣＣチェックを行わな
い領域に対応するチェックビット記憶部へのデータ書き
込み、読み出しを可能とし、資源活性化を図ることので
きる記憶装置を提供することにある。
い領域に対応するチェックビット記憶部へのデータ書き
込み、読み出しを可能とし、資源活性化を図ることので
きる記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の記憶装置は、書
き込みデータを受信し、前記書き込みデータを記憶領域
に格納するか、前記書き込みデータと前記書き込みデー
タに付与したチェックビットとを前記記憶領域に格納
し、前記格納されたデータを読み出すか、エラーチェッ
クを行なって前記格納されたデータを読み出すＥＣＣエ
ラー検出器と、前記ＥＣＣエラー検出器とデータバスで
接続され前記書き込みデータを格納するデータ記憶部
と、前記ＥＣＣエラー検出器とチェックビットバスで接
続され前記チェックビット又は前記書き込みデータを格
納するチェックビット記憶部と、第１の制御バスが接続
されエラーチェックを行なうか否かを示す信号であるＥ
ＣＣチェックイネーブルビットを記憶するＥＣＣチェッ
クイネーブルビット記憶部とを有するメモリアレイと、
前記第１の制御バスを接続し各部を制御するメモリ制御
部と、前記第１の制御バスから分岐し前記ＥＣＣエラー
検出器とを接続し、前記ＥＣＣチェックイネーブルビッ
トを前記ＥＣＣエラー検出器へ伝える第２の制御バス
と、前記メモリ制御部から前記ＥＣＣエラー検出部を接
続し、前記エラーチェックを行なわない場合のデータの
書き込み、読み出しの対象領域が前記データ記憶部また
は前記チェックビット記憶部のいずれであるかを示す信
号であるチェックビット記憶部選択信号を送信する第３
の制御バスと、を備え、前記ＥＣＣエラー検出器は、前
記チェックビット記憶部選択信号によって前記書き込み
データを前記データ記憶部かまたは前記チェックビット
記憶部へ格納する書き込みデータバッファと、前記書き
込みデータが前記データ記憶部に格納され、前記書き込
みデータのエラーチェックを行うとき、前記書き込みデ
ータへ付与するチェックビットを生成するチェックビッ
ト生成部と、前記書き込みデータかまたは前記チェック
ビットを、前記チェックビット記憶部とやり取りするセ
レクタと、前記エラーチェックを行なうとき前記データ
記憶部に格納されている読み出しデータと前記チェック
ビット記憶部に記憶されている前記チェックビットとを
照合し前記読み出しデータのエラーを訂正するＥＣＣエ
ラー訂正部と、前記読み出しデータを外部装置へ送信す
る読み出しデータバッファと、を備え、前記エラーチェ
ックを行わない場合、前記チェックビット記憶部選択信
号に応じて、前記書き込みデ ータが前記セレクタを介し
前記チェックビット記憶部に書き込まれるか、前記書き
込みデータが前記データ記憶部に書き込まれることを特
徴とする。
き込みデータを受信し、前記書き込みデータを記憶領域
に格納するか、前記書き込みデータと前記書き込みデー
タに付与したチェックビットとを前記記憶領域に格納
し、前記格納されたデータを読み出すか、エラーチェッ
クを行なって前記格納されたデータを読み出すＥＣＣエ
ラー検出器と、前記ＥＣＣエラー検出器とデータバスで
接続され前記書き込みデータを格納するデータ記憶部
と、前記ＥＣＣエラー検出器とチェックビットバスで接
続され前記チェックビット又は前記書き込みデータを格
納するチェックビット記憶部と、第１の制御バスが接続
されエラーチェックを行なうか否かを示す信号であるＥ
ＣＣチェックイネーブルビットを記憶するＥＣＣチェッ
クイネーブルビット記憶部とを有するメモリアレイと、
前記第１の制御バスを接続し各部を制御するメモリ制御
部と、前記第１の制御バスから分岐し前記ＥＣＣエラー
検出器とを接続し、前記ＥＣＣチェックイネーブルビッ
トを前記ＥＣＣエラー検出器へ伝える第２の制御バス
と、前記メモリ制御部から前記ＥＣＣエラー検出部を接
続し、前記エラーチェックを行なわない場合のデータの
書き込み、読み出しの対象領域が前記データ記憶部また
は前記チェックビット記憶部のいずれであるかを示す信
号であるチェックビット記憶部選択信号を送信する第３
の制御バスと、を備え、前記ＥＣＣエラー検出器は、前
記チェックビット記憶部選択信号によって前記書き込み
データを前記データ記憶部かまたは前記チェックビット
記憶部へ格納する書き込みデータバッファと、前記書き
込みデータが前記データ記憶部に格納され、前記書き込
みデータのエラーチェックを行うとき、前記書き込みデ
ータへ付与するチェックビットを生成するチェックビッ
ト生成部と、前記書き込みデータかまたは前記チェック
ビットを、前記チェックビット記憶部とやり取りするセ
レクタと、前記エラーチェックを行なうとき前記データ
記憶部に格納されている読み出しデータと前記チェック
ビット記憶部に記憶されている前記チェックビットとを
照合し前記読み出しデータのエラーを訂正するＥＣＣエ
ラー訂正部と、前記読み出しデータを外部装置へ送信す
る読み出しデータバッファと、を備え、前記エラーチェ
ックを行わない場合、前記チェックビット記憶部選択信
号に応じて、前記書き込みデ ータが前記セレクタを介し
前記チェックビット記憶部に書き込まれるか、前記書き
込みデータが前記データ記憶部に書き込まれることを特
徴とする。
【００１０】
【００１１】
【００１２】
【発明の実施の形態】本発明の実施の形態について図
１，図２を用いて詳細に説明する。図１は、本発明のＥ
ＣＣ回路付き記憶装置の回路ブロック図である。図２
は、本発明のＥＣＣエラー検出部の回路ブロック図であ
る。
１，図２を用いて詳細に説明する。図１は、本発明のＥ
ＣＣ回路付き記憶装置の回路ブロック図である。図２
は、本発明のＥＣＣエラー検出部の回路ブロック図であ
る。
【００１３】図１に示すように、外部装置から受信した
各種データが書き込まれるデータ記憶部１０と、各種デ
ータがデータ記憶部１０に格納されるごとに付加される
チェックビットを記憶するチェックビット記憶部１２
と、データ記憶部１０の領域の中の一定領域の単位毎に
ＥＣＣチェックを行うか否かを指定するＥＣＣチェック
イネーブルビットを記憶するＥＣＣチェックイネーブル
ビット記憶部１４とを備えるメモリアレイ１６と、外部
装置からのデータを受信し、受信したデータをデータ記
憶部１０へ格納し、データ記憶部１０からのデータにつ
いて、チェックビット記憶部１２のチェックビットをも
とにＥＣＣチェックイネーブルビットの情報によってＥ
ＣＣエラー検出を行い、シングルビットエラーまたはダ
ブルビットエラーを検出し、それぞれＳＥＦ信号（シン
グルビットエラーフラグ）またはＤＥＦ信号（ダブルビ
ットエラーフラグ）を出力するＥＣＣエラー検出部２６
と、データ記憶部１０，チェックビット記憶部１２のデ
ータの書き込みまたは読み出し動作を制御し、アドレス
データとＲＡＳ信号（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）とＣＡＳ信号（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ）とをメモリアレイ１６に出力し、さら
にＥＣＣチェックを行わないデータ記憶部１０の領域に
対応するチェックビット記憶部１２へのデータ書き込
み、読み出しを示すチェックビット記憶部選択信号を出
力するメモリ制御部２４と、ＥＣＣチェックイネーブル
ビット記憶部１４とメモリ制御部２４とを接続しＥＣＣ
チェックイネーブルビットを相互にやり取りする制御バ
ス２２と、メモリ制御部２４とＥＣＣエラー検出部２６
とを接続し、書き込みデータをチェックビット記憶部１
２へ格納するために、メモリ制御部２４から送信される
チェックビット記憶部選択信号を伝達する制御バス３０
と、制御バス２２からＥＣＣエラー検出部２６へ分岐す
る制御バス２８とで構成されている。
各種データが書き込まれるデータ記憶部１０と、各種デ
ータがデータ記憶部１０に格納されるごとに付加される
チェックビットを記憶するチェックビット記憶部１２
と、データ記憶部１０の領域の中の一定領域の単位毎に
ＥＣＣチェックを行うか否かを指定するＥＣＣチェック
イネーブルビットを記憶するＥＣＣチェックイネーブル
ビット記憶部１４とを備えるメモリアレイ１６と、外部
装置からのデータを受信し、受信したデータをデータ記
憶部１０へ格納し、データ記憶部１０からのデータにつ
いて、チェックビット記憶部１２のチェックビットをも
とにＥＣＣチェックイネーブルビットの情報によってＥ
ＣＣエラー検出を行い、シングルビットエラーまたはダ
ブルビットエラーを検出し、それぞれＳＥＦ信号（シン
グルビットエラーフラグ）またはＤＥＦ信号（ダブルビ
ットエラーフラグ）を出力するＥＣＣエラー検出部２６
と、データ記憶部１０，チェックビット記憶部１２のデ
ータの書き込みまたは読み出し動作を制御し、アドレス
データとＲＡＳ信号（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ）とＣＡＳ信号（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ）とをメモリアレイ１６に出力し、さら
にＥＣＣチェックを行わないデータ記憶部１０の領域に
対応するチェックビット記憶部１２へのデータ書き込
み、読み出しを示すチェックビット記憶部選択信号を出
力するメモリ制御部２４と、ＥＣＣチェックイネーブル
ビット記憶部１４とメモリ制御部２４とを接続しＥＣＣ
チェックイネーブルビットを相互にやり取りする制御バ
ス２２と、メモリ制御部２４とＥＣＣエラー検出部２６
とを接続し、書き込みデータをチェックビット記憶部１
２へ格納するために、メモリ制御部２４から送信される
チェックビット記憶部選択信号を伝達する制御バス３０
と、制御バス２２からＥＣＣエラー検出部２６へ分岐す
る制御バス２８とで構成されている。
【００１４】図２に示すように、ＥＣＣエラー検出部２
６は、データ記憶部１０と制御バス３０に接続され、外
部装置から書き込みデータを受信すると書き込みデータ
の受信を通知し、チェックビット記憶部選択信号を受信
し、書き込みデータをデータ記憶部１０またはチェック
ビット記憶部１２へ送信する書き込みデータバッファ３
２と、書き込みデータバッファ３２に接続され、書き込
みデータの受信を検知すると書き込みデータに対しチェ
ックビットを生成し送信するチェックビット生成部３４
と、チェックビット記憶部１２と書き込みデータバッフ
ァ３２とチェックビット生成部３４と制御バス２８，３
０と接続されチェックビットまたは書き込みデータをチ
ェックビット記憶部１２へ格納し、さらにチェックビッ
トまたは読み出すデータを受信し送信するセレクタ３６
と、データ記憶部１０とセレクタ３６と制御バス２８，
３０と接続されデータ記憶部１０またはセレクタ３６を
介したチェックビット記憶部１２から読み出したデータ
のエラーを検出し訂正するＥＣＣエラー訂正部３８と、
ＥＣＣエラー訂正部３８とセレクタ３６とに接続され読
み出されたデータを外部装置に送信する読み出しデータ
バッファ４０とから構成される。
６は、データ記憶部１０と制御バス３０に接続され、外
部装置から書き込みデータを受信すると書き込みデータ
の受信を通知し、チェックビット記憶部選択信号を受信
し、書き込みデータをデータ記憶部１０またはチェック
ビット記憶部１２へ送信する書き込みデータバッファ３
２と、書き込みデータバッファ３２に接続され、書き込
みデータの受信を検知すると書き込みデータに対しチェ
ックビットを生成し送信するチェックビット生成部３４
と、チェックビット記憶部１２と書き込みデータバッフ
ァ３２とチェックビット生成部３４と制御バス２８，３
０と接続されチェックビットまたは書き込みデータをチ
ェックビット記憶部１２へ格納し、さらにチェックビッ
トまたは読み出すデータを受信し送信するセレクタ３６
と、データ記憶部１０とセレクタ３６と制御バス２８，
３０と接続されデータ記憶部１０またはセレクタ３６を
介したチェックビット記憶部１２から読み出したデータ
のエラーを検出し訂正するＥＣＣエラー訂正部３８と、
ＥＣＣエラー訂正部３８とセレクタ３６とに接続され読
み出されたデータを外部装置に送信する読み出しデータ
バッファ４０とから構成される。
【００１５】本実施例のデータ信号について説明する。
チェックビット記憶部選択信号は、メモリ制御部２４か
ら制御バス３０を介し書き込みデータバッファとセレク
タ３６とＥＣＣエラー訂正部３８へ送信され、外部装置
から受信した書き込みデータをデータ記憶部１０または
チェックビット記憶部１２のいずれかに格納するかを指
示する信号である。ＥＣＣチェックイネーブルビット
は、メモリ制御部２４から制御バス２２，２８を介しセ
レクタ３６とＥＣＣエラー訂正部３８へ送信され、さら
にはＥＣＣチェックイネーブルビット記憶部１４へ記憶
され、ＥＣＣチェックが行われるときアクティブ
（“１”）となる信号である。チェックビットは、ＥＣ
Ｃチェックイネーブルビットがアクティブ（“１”）で
あるとき書き込みデータに対しチェックビット生成部３
４が付与しチェックビット記憶部１２へ記憶されるもの
である。
チェックビット記憶部選択信号は、メモリ制御部２４か
ら制御バス３０を介し書き込みデータバッファとセレク
タ３６とＥＣＣエラー訂正部３８へ送信され、外部装置
から受信した書き込みデータをデータ記憶部１０または
チェックビット記憶部１２のいずれかに格納するかを指
示する信号である。ＥＣＣチェックイネーブルビット
は、メモリ制御部２４から制御バス２２，２８を介しセ
レクタ３６とＥＣＣエラー訂正部３８へ送信され、さら
にはＥＣＣチェックイネーブルビット記憶部１４へ記憶
され、ＥＣＣチェックが行われるときアクティブ
（“１”）となる信号である。チェックビットは、ＥＣ
Ｃチェックイネーブルビットがアクティブ（“１”）で
あるとき書き込みデータに対しチェックビット生成部３
４が付与しチェックビット記憶部１２へ記憶されるもの
である。
【００１６】次に、図３を用いてデータ構造を説明す
る。図３は、本発明のデータ記憶部およびチェックビッ
ト記憶部のメモリセル構成例を示す図である。図３に示
すように、データ記憶部１０およびチェックビット記憶
部１２内のメモリセルは、メモリセルのアレイ構造であ
る。メモリアレイ１６は、データ記憶部１０がｎビット
幅、対応するチェックビット記憶部１２がｍビット幅で
（ｋ＋１）分のアドレスを有する。それぞれのメモリセ
ルは、メモリ制御部２４より入力されるアドレス信号よ
り生成されるメモリセル選択信号Ａ０，Ａ１，・・・，
Ａ（ｋ−１），Ａｋにより選択される。
る。図３は、本発明のデータ記憶部およびチェックビッ
ト記憶部のメモリセル構成例を示す図である。図３に示
すように、データ記憶部１０およびチェックビット記憶
部１２内のメモリセルは、メモリセルのアレイ構造であ
る。メモリアレイ１６は、データ記憶部１０がｎビット
幅、対応するチェックビット記憶部１２がｍビット幅で
（ｋ＋１）分のアドレスを有する。それぞれのメモリセ
ルは、メモリ制御部２４より入力されるアドレス信号よ
り生成されるメモリセル選択信号Ａ０，Ａ１，・・・，
Ａ（ｋ−１），Ａｋにより選択される。
【００１７】メモリ制御部２４から入力されたアドレス
信号が、アドレス（ｋ―１）番地であった場合、記憶部
のセルは、アドレス信号のデコードにより、メモリセル
選択信号がＡ（ｋ―１）がアクティブ（“１”）とな
る。メモリセル選択信号Ａ（ｋ―１）がアクティブ
（“１”）になると、データ記憶部１０，チェックビッ
ト記憶部１２では、それぞれ相当する領域のビット０か
らビットｎ，ビットｅ０からビットｅｍのメモリセルが
選択される。選択されたメモリセルへのデータ書き込
み，データ読み出しは、それぞれ、データバス，チェッ
クビットバスを介して行われる。
信号が、アドレス（ｋ―１）番地であった場合、記憶部
のセルは、アドレス信号のデコードにより、メモリセル
選択信号がＡ（ｋ―１）がアクティブ（“１”）とな
る。メモリセル選択信号Ａ（ｋ―１）がアクティブ
（“１”）になると、データ記憶部１０，チェックビッ
ト記憶部１２では、それぞれ相当する領域のビット０か
らビットｎ，ビットｅ０からビットｅｍのメモリセルが
選択される。選択されたメモリセルへのデータ書き込
み，データ読み出しは、それぞれ、データバス，チェッ
クビットバスを介して行われる。
【００１８】次に、図４を用いて、データ状態について
説明する。図４は、本実施例における指定アドレス、チ
ェックビット記憶部選択信号とメモリセル選択信号の対
応表を示す図である。図４に示すように、メモリ制御部
２４よりメモリアレイ１６に入力されるアドレス信号
は、メモリアレイ１６内でデコードされ、対応するメモ
リセル選択信号がアクティブ（“１”）となる。指定ア
ドレスが０番地であればモリセル選択信号Ａ０となり、
指定アドレスが１番地であればメモリセル選択信号Ａ１
となり、さらに指定アドレスがｋ番地であればメモリセ
ル選択信号Ａｋがアクティブ（“１”）となる。メモリ
セル選択信号がアクティブ（“１”）への変化は、デー
タ記憶部１０，チェックビット記憶部１２内のデータ書
き込み，読み出しの対象領域となるメモリセルが選択さ
れ、該当メモリセルへのデータの書き込み，読み出しが
行われる。ＥＣＣチェックを行わない場合のデータ書き
込み、読み出し対象領域が、データ記憶部１０，チェッ
クビット記憶部１２のいずれであるかの判別は、チェッ
クビット記憶部選択信号によって行われる。
説明する。図４は、本実施例における指定アドレス、チ
ェックビット記憶部選択信号とメモリセル選択信号の対
応表を示す図である。図４に示すように、メモリ制御部
２４よりメモリアレイ１６に入力されるアドレス信号
は、メモリアレイ１６内でデコードされ、対応するメモ
リセル選択信号がアクティブ（“１”）となる。指定ア
ドレスが０番地であればモリセル選択信号Ａ０となり、
指定アドレスが１番地であればメモリセル選択信号Ａ１
となり、さらに指定アドレスがｋ番地であればメモリセ
ル選択信号Ａｋがアクティブ（“１”）となる。メモリ
セル選択信号がアクティブ（“１”）への変化は、デー
タ記憶部１０，チェックビット記憶部１２内のデータ書
き込み，読み出しの対象領域となるメモリセルが選択さ
れ、該当メモリセルへのデータの書き込み，読み出しが
行われる。ＥＣＣチェックを行わない場合のデータ書き
込み、読み出し対象領域が、データ記憶部１０，チェッ
クビット記憶部１２のいずれであるかの判別は、チェッ
クビット記憶部選択信号によって行われる。
【００１９】次に、本実施例の動作の説明を図１，図２
を用いて、ＥＣＣエラー検出部２６の、前述のアドレス
指定により選択されたデータ記憶部１０，チェックビッ
ト記憶部１２内のメモリセルへのデータ書き込み、読み
出し動作を説明する。なお、動作タイミングは、従来の
動作タイミングと同様である。
を用いて、ＥＣＣエラー検出部２６の、前述のアドレス
指定により選択されたデータ記憶部１０，チェックビッ
ト記憶部１２内のメモリセルへのデータ書き込み、読み
出し動作を説明する。なお、動作タイミングは、従来の
動作タイミングと同様である。
【００２０】ＥＣＣエラー検出部２６の書き込み動作に
ついて、ＥＣＣチェックを行なう場合のデータ書き込み
の動作を説明する。セレクタ３６は、ＥＣＣチェックイ
ネーブルビットの（“１”）を受信すると、チェックビ
ット記憶部１２への書き込みデータの書き込みを禁止す
る。書き込みデータが受信されると、書き込みデータバ
ッファ３２は、チェックビット記憶部選択信号が
（“０”）の状態を受け取ると、チェックビット生成部
３４へチェックビット生成を指示し、書き込みデータを
データ記憶部１０へ格納する。セレクタ３６は、チェッ
クビット生成部３４からチェックビットを受信するとデ
ータ記憶部１０へ格納された書き込みデータに対応する
チェックビット記憶部１２のメモリセルへ受信したチェ
ックビットを記憶する。
ついて、ＥＣＣチェックを行なう場合のデータ書き込み
の動作を説明する。セレクタ３６は、ＥＣＣチェックイ
ネーブルビットの（“１”）を受信すると、チェックビ
ット記憶部１２への書き込みデータの書き込みを禁止す
る。書き込みデータが受信されると、書き込みデータバ
ッファ３２は、チェックビット記憶部選択信号が
（“０”）の状態を受け取ると、チェックビット生成部
３４へチェックビット生成を指示し、書き込みデータを
データ記憶部１０へ格納する。セレクタ３６は、チェッ
クビット生成部３４からチェックビットを受信するとデ
ータ記憶部１０へ格納された書き込みデータに対応する
チェックビット記憶部１２のメモリセルへ受信したチェ
ックビットを記憶する。
【００２１】次に、ＥＣＣチェックを行なわない場合の
データ書き込みの動作を説明する。セレクタ３６は、Ｅ
ＣＣチェックイネーブルビットの（“０”）を受信する
と、チェックビット記憶部１２へのチェックビットの書
き込みを禁止する。書き込みデータが受信されると、書
き込みデータバッファ３２は、チェックビット記憶部選
択信号が（“０”）の状態を受け取ると、書き込みデー
タをチェックビットをつけずにデータ記憶部１０へ格納
し、チェックビット記憶部選択信号が（“１”）の状態
を受け取ると、書き込みデータをチェックビット記憶部
１２へ格納する。
データ書き込みの動作を説明する。セレクタ３６は、Ｅ
ＣＣチェックイネーブルビットの（“０”）を受信する
と、チェックビット記憶部１２へのチェックビットの書
き込みを禁止する。書き込みデータが受信されると、書
き込みデータバッファ３２は、チェックビット記憶部選
択信号が（“０”）の状態を受け取ると、書き込みデー
タをチェックビットをつけずにデータ記憶部１０へ格納
し、チェックビット記憶部選択信号が（“１”）の状態
を受け取ると、書き込みデータをチェックビット記憶部
１２へ格納する。
【００２２】次に、ＥＣＣチェックを行なう場合のデー
タ読み出しの動作を説明する。セレクタ３６は、ＥＣＣ
チェックイネーブルビットが（“１”）を受信するとデ
ータ記憶部１０に格納されている読み出すデータのＥＣ
Ｃチェックを行うことを認識する。データ記憶部１０よ
り読み出されたデータは、ＥＣＣエラー訂正部３８に入
力される。チェックビット記憶部１２より読み出された
チェックビットデータは、セレクタ３６に入力される。
セレクタ３６は、入力されたチェックビットデータをＥ
ＣＣエラー訂正部３８に送信する。ＥＣＣエラー訂正部
３８では、データ記憶部１０より入力された読み出しデ
ータと、セレクタ３６を介してチェックビット記憶部１
２より入力されたチェックビットデータより、エラー訂
正した読み出しデータを生成し、読み出しデータバッフ
ァ４０を介して、読み出しデータを出力する。
タ読み出しの動作を説明する。セレクタ３６は、ＥＣＣ
チェックイネーブルビットが（“１”）を受信するとデ
ータ記憶部１０に格納されている読み出すデータのＥＣ
Ｃチェックを行うことを認識する。データ記憶部１０よ
り読み出されたデータは、ＥＣＣエラー訂正部３８に入
力される。チェックビット記憶部１２より読み出された
チェックビットデータは、セレクタ３６に入力される。
セレクタ３６は、入力されたチェックビットデータをＥ
ＣＣエラー訂正部３８に送信する。ＥＣＣエラー訂正部
３８では、データ記憶部１０より入力された読み出しデ
ータと、セレクタ３６を介してチェックビット記憶部１
２より入力されたチェックビットデータより、エラー訂
正した読み出しデータを生成し、読み出しデータバッフ
ァ４０を介して、読み出しデータを出力する。
【００２３】次に、ＥＣＣチェックを行なわない場合の
データ読み出しの動作を説明する。セレクタ３６は、Ｅ
ＣＣチェックイネーブルビットが（“０”）を受信する
とデータ記憶部１０に格納されている読み出すデータの
ＥＣＣチェックを行わないことを認識する。読み出し対
象領域がデータ記憶部１０の場合、データ記憶部１０よ
り読み出されたデータは、ＥＣＣエラー訂正部３８に入
力される。ＥＣＣエラー訂正部３８は、読み出されたデ
ータを読み出しバッファ４０に送信し、読み出しデータ
バッファ４０は読み出しデータを外部装置へ送信する。
読み出し対象領域がチェックビット記憶部１２の場合、
チェックビット記憶部１２より読み出されたデータは、
セレクタ３６に入力される。セレクタ３６は、入力され
た読み出されたデータを読み出しデータバッファ４０に
送信し、読み出しデータバッファ４０は読み出しデータ
を外部装置へ送信する。
データ読み出しの動作を説明する。セレクタ３６は、Ｅ
ＣＣチェックイネーブルビットが（“０”）を受信する
とデータ記憶部１０に格納されている読み出すデータの
ＥＣＣチェックを行わないことを認識する。読み出し対
象領域がデータ記憶部１０の場合、データ記憶部１０よ
り読み出されたデータは、ＥＣＣエラー訂正部３８に入
力される。ＥＣＣエラー訂正部３８は、読み出されたデ
ータを読み出しバッファ４０に送信し、読み出しデータ
バッファ４０は読み出しデータを外部装置へ送信する。
読み出し対象領域がチェックビット記憶部１２の場合、
チェックビット記憶部１２より読み出されたデータは、
セレクタ３６に入力される。セレクタ３６は、入力され
た読み出されたデータを読み出しデータバッファ４０に
送信し、読み出しデータバッファ４０は読み出しデータ
を外部装置へ送信する。
【００２４】次に、図５を用いて、本発明の他の実施例
を説明する。図５は、本発明の他の実施例による記憶装
置の回路ブロック図である。図５に示すように、ＥＣＣ
チェックイネーブルビット記憶部１４を外部より入力可
能なＥＣＣチェックイネーブルビット入力端子４２を備
える。本実施例におけるＥＣＣチェックイネーブルビッ
ト入力端子４２は、メモリアレイ１６の全てを所定領域
としてＥＣＣチェックを行うか否かを指定するＥＣＣチ
ェックイネーブルビット信号を外部より入力する。なお
動作は、上述の実施例と同様である。
を説明する。図５は、本発明の他の実施例による記憶装
置の回路ブロック図である。図５に示すように、ＥＣＣ
チェックイネーブルビット記憶部１４を外部より入力可
能なＥＣＣチェックイネーブルビット入力端子４２を備
える。本実施例におけるＥＣＣチェックイネーブルビッ
ト入力端子４２は、メモリアレイ１６の全てを所定領域
としてＥＣＣチェックを行うか否かを指定するＥＣＣチ
ェックイネーブルビット信号を外部より入力する。なお
動作は、上述の実施例と同様である。
【００２５】
【発明の効果】本発明の記憶装置は、データ記憶部の所
定領域単位ごとにＥＣＣチェックを行うか否かを指定す
るＥＣＣチェックイネーブルビット信号と、ＥＣＣチェ
ックを行わない時にＥＣＣチェックビット記憶部へのデ
ータ書き込み読み出しを示すチェックビット記憶部選択
信号により、ＥＣＣチェックを行わない場合のＥＣＣチ
ェックビット記憶部へのデータ書き込み、データ読み出
しを制御する手段を有し、所定領域毎にＥＣＣチェック
を行う場合と、行わない場合とで、記憶部制御方法を切
り替えることにより、ＥＣＣチェックを行わない領域に
対応するＥＣＣチェックビット記憶部へのデータ書き込
み、読み出しを行うことができる。
定領域単位ごとにＥＣＣチェックを行うか否かを指定す
るＥＣＣチェックイネーブルビット信号と、ＥＣＣチェ
ックを行わない時にＥＣＣチェックビット記憶部へのデ
ータ書き込み読み出しを示すチェックビット記憶部選択
信号により、ＥＣＣチェックを行わない場合のＥＣＣチ
ェックビット記憶部へのデータ書き込み、データ読み出
しを制御する手段を有し、所定領域毎にＥＣＣチェック
を行う場合と、行わない場合とで、記憶部制御方法を切
り替えることにより、ＥＣＣチェックを行わない領域に
対応するＥＣＣチェックビット記憶部へのデータ書き込
み、読み出しを行うことができる。
【図１】本発明の記憶装置の回路ブロック図である。
【図２】本発明のＥＣＣエラー検出部の回路ブロック図
である。
である。
【図３】本発明のデータ記憶部およびチェックビット記
憶部のメモリセル構成例を示す図である。
憶部のメモリセル構成例を示す図である。
【図４】本実施例における指定アドレス、チェックビッ
ト記憶部選択信号とメモリセル選択信号の対応表を示す
図である。
ト記憶部選択信号とメモリセル選択信号の対応表を示す
図である。
【図５】本発明の他の実施例による記憶装置の回路ブロ
ック図である。
ック図である。
【図６】従来のＥＣＣ回路付き記憶装置の回路ブロック
図である。
図である。
【図７】図６の回路の動作を示すタイミング図である。
１０ データ記憶部 １２ チェックビット記憶部 １４ ＥＣＣチェックイネーブルビット記憶部 １６ メモリアレイ １８ ＥＣＣエラー検出器 ２０ メモリ制御部 ２２ 制御バス ２４ メモリ制御部 ２６ ＥＣＣエラー検出器 ２８ 制御バス ３０ 制御バス ３２ 書き込みデータバッファ ３４ セレクタ ３６ チェックビット生成部 ３８ ＥＣＣエラー訂正部 ４０ 読み出しデータバッファ ４２ ＥＣＣチェックイネーブルビット入力端子
Claims (1)
- 【請求項１】 書き込みデータを受信し、前記書き込み
データを記憶領域に格納するか、前記書き込みデータと
前記書き込みデータに付与したチェックビットとを前記
記憶領域に格納し、前記格納されたデータを読み出す
か、エラーチェックを行なって前記格納されたデータを
読み出すＥＣＣエラー検出器と、 前記ＥＣＣエラー検出器とデータバスで接続され前記書
き込みデータを格納するデータ記憶部と、前記ＥＣＣエ
ラー検出器とチェックビットバスで接続され前記チェッ
クビット又は前記書き込みデータを格納するチェックビ
ット記憶部と、第１の制御バスが接続されエラーチェッ
クを行なうか否かを示す信号であるＥＣＣチェックイネ
ーブルビットを記憶するＥＣＣチェックイネーブルビッ
ト記憶部とを有するメモリアレイと、 前記第１の制御バスを接続し各部を制御するメモリ制御
部と、 前記第１の制御バスから分岐し前記ＥＣＣエラー検出器
とを接続し、前記ＥＣＣチェックイネーブルビットを前
記ＥＣＣエラー検出器へ伝える第２の制御バスと、 前記メモリ制御部から前記ＥＣＣエラー検出部を接続
し、前記エラーチェックを行なわない場合のデータの書
き込み、読み出しの対象領域が前記データ記憶部または
前記チェックビット記憶部のいずれであるかを示す信号
であるチェックビット記憶部選択信号を送信する第３の
制御バスと、を備える記憶装置であって、 前記ＥＣＣエラー検出器は、 前記チェックビット記憶部選択信号によって前記書き込
みデータを前記データ記憶部かまたは前記チェックビッ
ト記憶部へ格納する書き込みデータバッファと、 前記書き込みデータが前記データ記憶部に格納され、前
記書き込みデータのエラーチェックを行うとき、前記書
き込みデータへ付与するチェックビットを生成するチェ
ックビット生成部と、 前記書き込みデータかまたは前記チェックビットを、前
記チェックビット記憶部とやり取りするセレクタと、 前記エラーチェックを行なうとき前記データ記憶部に格
納されている読み出し データと前記チェックビット記憶
部に記憶されている前記チェックビットとを照合し前記
読み出しデータのエラーを訂正するＥＣＣエラー訂正部
と、 前記読み出しデータを外部装置へ送信する読み出しデー
タバッファと、を備え、 前記エラーチェックを行わない場合、前記チェックビッ
ト記憶部選択信号に応じて、前記書き込みデータが前記
セレクタを介し前記チェックビット記憶部に書き込まれ
るか、前記書き込みデータが前記データ記憶部に書き込
まれる ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983298A JP3157787B2 (ja) | 1998-10-30 | 1998-10-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983298A JP3157787B2 (ja) | 1998-10-30 | 1998-10-30 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000137995A JP2000137995A (ja) | 2000-05-16 |
| JP3157787B2 true JP3157787B2 (ja) | 2001-04-16 |
Family
ID=17997809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30983298A Expired - Fee Related JP3157787B2 (ja) | 1998-10-30 | 1998-10-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157787B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6609181B2 (en) * | 2000-05-11 | 2003-08-19 | Goodrich Corporation | Memory management unit with programmable EDAC descriptors |
| JP4563834B2 (ja) * | 2005-02-04 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | データ通信システム |
| JP5062874B2 (ja) * | 2006-09-28 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101651573B1 (ko) * | 2014-08-14 | 2016-08-26 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 그 프로그래밍 방법 |
| JP7143463B2 (ja) | 2021-02-26 | 2022-09-28 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置 |
-
1998
- 1998-10-30 JP JP30983298A patent/JP3157787B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000137995A (ja) | 2000-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |