KR20100087328A - 동기 직렬 인터페이스 ｎａｎｄ의 데이터 판독을 위한 시스템 및 방법 - Google Patents

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Abstract

NAND 메모리 디바이스를 동작시키기 위한 방법 및 시스템이 개시된다. NAND 메모리 디바이스는 호스트로부터 NAND 메모리 디바이스로 직렬 주변 인터페이스 신호들을 송신함으로써 동작되며, 이에 의해 신호들은 표준 NAND 메모리 포맷으로 신호들을 수정하지 않고 NAND 메모리 디바이스의 NAND 메모리에 전달된다. 마찬가지로, 신호들을 표준 NAND 포맷으로부터 직렬 포맷으로 수정하지 않고 NAND 메모리 디바이스로부터 신호들을 수신하기 위한 방법 및 시스템이 개시된다. 시스템은 또한 NAND 메모리 디바이스에 저장된 데이터 내의 에러들을 검출하고 정정하기 위한 에러 검출 및 정정 기법들을 통합한다.

Description

동기 직렬 인터페이스 ＮＡＮＤ의 데이터 판독을 위한 시스템 및 방법{SYSTEM AND METHOD FOR DATA READ OF A SYNCHRONOUS SERIAL INTERFACE NAND}
본 발명의 실시예들은 일반적으로 메모리 디바이스들에 호스트 디바이스를 접속시키기 위한 직렬 주변 인터페이스(Serial Peripheral Interface)에 관한 것이다.
직렬 주변 인터페이스 버스(SPI)는 두 개의 디바이스들, 마스터와 슬레이브 사이에서 직렬 데이터 링크를 가능하게 하는 네 개의 유선 직렬 통신 인터페이스이다. 그것은 SPI를 지원하는 디바이스들 사이의 중저 대역폭(low to medium bandwidth) 네트워크 접속에 대한 지원을 제공한다. SPI가 통신을 위해 네 개의 유선들만을 이용하기 때문에, SPI는 비교적 단순한 IC 패키지들을 요구하는 시스템들에서 이용하기 위해 대중적으로 되고 있다.
SPI의 네 개의 유선들은 두 개의 제어 라인들 및 두 개의 데이터 라인들을 포함한다. SPI의 제어 라인들은 CS(Chip Select) 라인 및 SCK(Serial Clock) 라인을 포함한다. 한 개보다 많은 슬레이브 디바이스가 마스터 디바이스에 접속될 수 있는 반면, 하나의 슬레이브 디바이스만이 임의의 주어진 시간에 액세스될 수 있다. 이 선택은 CS 라인의 이용에 의해 달성된다. CS 신호는 마스터로부터 출력되며 마스터 디바이스에 의한 슬레이브 디바이스의 활성화 및 비활성화를 허용한다. 모든 슬레이브 디바이스는 활성화를 위한 개별 CS 라인을 요구한다. 따라서, 열 개의 슬레이브 디바이스들이 네트워크 상에 존재하면, 열 개의 독립 칩 선택 라인들, 슬레이브 디바이스 당 하나의 칩 선택 라인이 존재한다.
마스터 디바이스는 또한 시리얼 클록을 제공한다. SCK는 마스터 및 슬레이브 디바이스들에 들어오고 나가는 직렬 데이터의 천이를 클로킹하는(clock) 데에 이용된다. 이러한 클록의 이용은 SPI 아키텍처가, 데이터가 마스터로서 동작하는 하나의 디바이스로부터 슬레이브로서 동작하는 보조 디바이스에 동시에 전송되는, 마스터/슬레이브 풀 듀플렉스 모드(master/slave full duplex mode)에서 동작하게 한다.
SPI의 데이터 라인들은 SI(Serial Data In) 라인 및 SO(Serial Data Out) 라인을 포함한다. SI 라인은 마스터 디바이스로부터 슬레이브 디바이스로 데이터를 출력하는 데이터 통신 라인이다. SO 라인은 슬레이브 디바이스로부터 마스터 디바이스로 데이터를 출력하는 데에 이용되는 보조 데이터 통신 라인이다. 양쪽 데이터 라인들은 CS가 지정된 슬레이브 디바이스에 대해 선택될 때에만 활성화된다.
SPI는 EEPROM 및 NOR 플래시 메모리와 같은 메모리 디바이스들과 함께 이용되고 있다. NOR 플래시 메모리는 대중적이고 꽤 비싸지 않은 메모리 디바이스이다. NOR 플래시 메모리는 풀 어드레스(full address) 및 데이터 버스들을 제공하며, 이에 따라 임의의 메모리 위치에 대한 랜덤 액세스를 허용한다. 더욱이, 일반적으로 NOR 플래시 메모리에서는, 에러 정정 능력들이 필요하지 않다. 이것은 NOR 플래시 메모리가 일반적으로 에러 정정 시스템들의 이용 없이도 양호한 신뢰성을 갖기 때문이다. 그러나, NOR 플래시 메모리의 불리한 면은 그것이 긴 소거 및 기입 시간을 경험한다는 것이다.
NAND 플래시 메모리는 NOR 플래시 메모리보다 더 빠른 소거 시간을 갖는다. 그것은 또한 NOR 플래시 메모리보다 셀당 더 작은 칩 면적을 요구하기 때문에, NOR 플래시 메모리에서 이용가능한 저장 밀도보다 더 큰 저장 밀도에 이르게 한다. NAND 플래시 메모리는 또한 종래의 NOR 플래시 메모리보다 열 배 이상까지의 더 좋은 내구성을 갖는다. 그러나, NAND 플래시 메모리는 일반적으로 몇몇의 에러 검출 및 정정 능력들을 요구한다. 더욱이, NAND 플래시 메모리는 랜덤 데이터 액세스를 직접적으로 허용하지 않는다.
랜덤하게 액세스가능하게 하는 것 대신에, NOR 플래시 메모리와 같이, NAND 메모리 어레이는 많은 페이지의 데이터로 구성된다. 어레이 내의 임의의 특정 데이터 위치에 액세스하기 위해, 그 데이터 위치와 연관된 대응하는 페이지가 액세스되어야 한다. 액세스된 페이지는 일반적으로 페이지 캐시에 판독되며, 이것은 그 후 페이지 내의 임의의 특정 데이터에 대해 액세스될 수 있다.
NOR 플래시 메모리 디바이스들과 NAND 플래시 메모리 디바이스들 사이의 차이들에 기인하여, NOR 플래시 메모리 디바이스와 함께 이용하기 위해 구성된 SPI 시스템은 NAND 플래시 메모리 디바이스를 수용하지 못한다. 따라서, 구체적으로는 NAND 플래시 메모리 디바이스와 함께 이용하기 위해 구성된 SPI 시스템에 대한 필요가 존재한다. 본 발명의 실시예들은 전술한 문제점들 중 하나 이상에 관한 것일 수 있다.
도 1은 NAND 메모리와 함께 직렬 주변 인터페이스 시스템을 이용하는 메모리 디바이스의 블록도.
도 2A는 본 발명의 실시예에 따른, 마스터 디바이스가 NAND 메모리 디바이스를 액세스하는 방법을 나타내는 흐름도.
도 2B는 도 2A에 따른, 마스터 디바이스가 NAND 메모리 디바이스를 액세스하는 방법에 대응하는 타이밍도.
도 3은 본 발명의 실시예에 따른, 마스터 디바이스가 NAND 메모리 디바이스를 액세스하는 제2 방법을 나타내는 흐름도.
도 4A는 본 발명의 실시예에 따른, NAND 메모리 디바이스의 마스터 디바이스에 의한 페이지 판독을 위한 방법을 나타내는 흐름도.
도 4B는 도 4A에 따른, NAND 메모리 디바이스의 마스터 디바이스에 의한 페이지 판독을 위한 방법에 대응하는 타이밍도.
도 5는 본 발명의 실시예에 따른, 캐시 메모리에 저장된 데이터의 에러 검출 및 정정을 위한 방법을 나타내는 흐름도.
이제 도면으로 전환하고, 처음에 도 1을 참조하면, 일반적으로 참조 번호 100에 의해 지시되는, NAND 메모리와 관련하여 직렬 주변 인터페이스 시스템을 이용하는 메모리 시스템의 실시예를 나타내는 블록도가 예시된다. 메모리 시스템(100)은, 컴퓨터, 페이저(pager), 휴대 전화, 퍼스널 오가나이저(personal organizer), 휴대용 오디오 플레이어, 제어 회로, 카메라 등과 같은, 다양한 응용들 중 임의의 것에 이용가능할 수 있다. 메모리 시스템(100)은 마스터 디바이스(102) 및 슬레이브 디바이스(104)를 포함할 수 있다. 한 개보다 많은 슬레이브 디바이스(104)가 마스터 디바이스(102)에 의해 제어될 수 있지만, 간략함을 위해, 하나의 슬레이브 디바이스(104)만이 도 1에 예시된다. 일반적인 시스템에서, 마스터 디바이스(102)는 슬레이브 디바이스(104)에 신호들을 송신하고, 그로부터 신호들을 수신함으로써 동작한다.
마스터 디바이스(102)와 슬레이브 디바이스(104) 사이의 메모리 시스템(100)의 통신 버스는 직렬 주변 인터페이스 버스(SPI)이다. 마스터 디바이스(102)와 슬레이브 디바이스(104) 사이에서 통신하는 데에 이용되는 동작 신호들은 두 개의 제어 라인들 및 두 개의 데이터 라인들을 포함한다. SPI의 제어 라인들은 CS(Chip Select) 라인 및 SCK(Serial Clock) 라인을 포함한다. CS 신호는 마스터 디바이스(102)로부터 출력되고 슬레이브 디바이스(104)에 의해 수신되며, 마스터 디바이스(102)에 의한 슬레이브 디바이스(104)의 활성화 및 비활성화를 허용한다. CS 라인은 일반적으로 액티브 로우(active low)이다. SCK 신호는 마스터 디바이스(102)로부터 출력되고 슬레이브 디바이스(104)에 클록을 제공한다. SCK 신호는 슬레이브 디바이스(104)가 CS 라인에 의해 활성화되었는지 아닌지에 관계없이 슬레이브 디바이스(104)를 클록킹한다.
메모리 디바이스의 데이터 라인들은 SI(Serial Data In) 라인 및 SO(Serial Data Out) 라인을 포함한다. SI 라인은 마스터 디바이스(102)로부터 슬레이브 디바이스(104)로 신호들을 전달하는 데이터 통신 라인이다. SO 라인은 보조 데이터 통신 라인이다. SO 라인은 슬레이브 디바이스(104)로부터 마스터 디바이스(102)로 신호들을 출력하는 데에 이용된다. 양쪽 데이터 라인들은 CS 라인이 활성화되었을 때, 즉, CS 신호가 로우일때만 활성이다.
제어 라인들 CS 및 SCK, 뿐만 아니라 데이터 라인 SI는 마스터 디바이스(102)로부터, 슬레이브 디바이스(104)에 위치한, SPI(serial peripheral interface) NAND 제어기(106)에 신호들을 전달한다. 마찬가지로, 데이터 라인 SO는 SPI NAND 제어기(106)로부터 마스터 디바이스(102)로 신호들을 전달한다. SPI NAND 제어기(106)는 또한, DTIO(data input output line)를 따라 캐시 메모리(110)를 통해, 데이터 라인 SI로부터 NAND 메모리(108)로 신호들을 송신하고, DTIO 데이터 라인을 따라 캐시 메모리(110)로부터 신호들을 수신한다. NAND 메모리(108)에 의해 수신된 신호들은 수정된 SPI NAND 포맷이다. 따라서, NAND 메모리(108)에 송신된 신호들은 명령 래치 인에이블(command latch enable), 어드레스 래치 인에이블, 판독 인에이블, 기입 인에이블, 레디/비지(ready/busy), 및 칩 인에이블과 같은 일반적인 표준 NAND 포맷 신호들을 포함하지 않는다. 대신에, 신호들은 수정된 SPI NAND 포맷으로 송신된다. 하나의 실시예에서, 수정된 SPI NAND 포맷 신호들은 특히 프로그래밍된 헥사고날(hexagonal) 동작 신호들을 포함한다.
NAND 메모리(108)는 블록들로 나뉠 수 있는 메모리 셀 어레이를 포함한다. 이들 블록들은 일반적으로 데이터의 페이지들로 구성된다. 일반적인 그루핑들(groupings)은 페이지 당 2048 바이트의 64 페이지, 더하기 예비 데이터(spare data)를 위한 추가적인 64 바이트를 포함한다. 그외의 그루핑들은, 대응하는 개수의 페이지 그루핑들 및 예비 데이터를 위한 대응하는 추가 바이트들과 함께, 페이지 당 4096 바이트 또는 페이지 당 8192 바이트를 포함할 수 있다. 따라서, 각각의 페이지는 일반적으로 페이지와 연관된 다수의 바이트들을 포함하는 예비 영역(spare region)을 갖는다. 이들 예비 영역 바이트들은 보통은 ECC(error correction) 목적들을 위해 이용된다. 보통은 각각의 페이지와 연관된 8과 256 ECC 바이트 사이에 존재한다. 전술한 바와 같이, NAND 플래시 메모리(108)는 일반적으로 캐시 메모리(110)로부터 신호들을 수신한다. 즉, SI 라인은, 표준 NAND 포맷으로의 데이터 또는 제어 신호들의 변환 없이, DTIO 라인을 따라 캐시 메모리(110)를 통해, NAND 메모리(108)로 데이터를 입력한다.
데이터는 한번에 풀 페이지가 NAND 메모리(108)로부터 판독된다. 마스터 디바이스(102)에 의해 액세스 되는 데이터를 포함하는 선택된 페이지는 NAND 메모리(108)로부터 판독되고, 데이터 라인(112)에 걸쳐 캐시 메모리(110)에 송신된다. 일반적으로, 캐시 메모리(110)는 NAND 메모리(108)에서 액세스된 페이지와 크기가 동일하다. 캐시 메모리(110)는 또한 액세스된 페이지와 연관된 바이트를 저장하는 데에 이용가능한 작은 예비 영역을 포함한다. 하나의 실시예는 2048 바이트의 데이터에 더하여 64 바이트의 추가적인 예비 저장 영역을 유지하는 메모리 캐시(110)를 포함한다.
캐시 메모리(110)에 저장된 데이터는 SPI NAND 제어기(106)를 통해 마스터 디바이스(102)에 의해 액세스된다. 캐시 메모리(110)는 DTIO 라인 상에서 데이터를 SPI NAND 포맷 데이터로서 SPI NAND 제어기(106)에 출력한다. SPI NAND 제어기(106)는 SO 라인을 따라 마스터 디바이스(102)에 출력 신호를 송신하도록 기능한다. 이러한 출력 신호의 송신은 SI 라인을 따라 마스터 디바이스(102)로부터 수신된 입력 데이터 명령들 및 제어 신호들에 기초한다.
SPI NAND 제어기(106)는 또한 액세스 라인(114)을 따라 NAND 메모리(108)와 통신할 수 있다. 이러한 액세스 라인(114)은 직접적으로 페이지들에 액세스할 뿐만 아니라 ECC 블록들에 액세스하는 데에 이용될 수 있다. 마찬가지로, SPI NAND 제어기(106)는 또한 액세스 라인(116)을 따라 캐시 메모리(110)와 통신할 수 있다. 이러한 액세스 라인(116)은 직접적으로 저장된 데이터를 액세스할 뿐만 아니라 임의의 예비 영역들을 액세스하는 데에 이용될 수 있다. 하나의 실시예에서, 액세스 라인(116)은 캐시 메모리(110)에 대한 에러 정정 및 검출 정보를 송신하고 수신하는 데에 이용될 수 있다.
슬레이브 디바이스(104)는 또한 ECC 상태 레지스터(118)를 포함할 수 있다. 이러한 ECC 상태 레지스터(118)는 액세스 라인(120)을 따라 SPI NAND 제어기(106)에 의해 액세스된다. 도 1에서, ECC 상태 레지스터(118)가 SPI NAND 제어기(106)의 외부에 있는 것으로 도시되었지만, ECC 상태 레지스터(118)는 SPI NAND 제어기(106) 안으로 내부적으로 통합될 수 있다. ECC 상태 레지스터(118)는 또한 서브-레지스터들(sub-registers)의 그룹을 포함할 수 있다. 이들 서브-레지스터들은, 메모리 디바이스 데이터에 대한 옵션의 ECC를 허용하는 ECC 인에이블/디스에이블(disable) 레지스터, 검출된 에러들의 총 수를 저장하는 ECC 유형 레지스터, 또는 캐시 메모리(110) 상의 임의의 에러 정정 프로세스의 결과에 관한 정보를 저장하는 ECC 캐시 메모리 결과 레지스터를 포함할 수 있다. ECC 상태 레지스터(118)는 모든 선행하는 ECC 서브-레지스터들 또는 임의의 조합의 선행하는 서브-레지스터들을 포함할 수 있다.
이제 도 2A로 전환하면, 슬레이브 디바이스(104)에 페이지 판독 명령을 송신하기 위해 마스터 디바이스(102)가 담당한 프로세스(200)를 기술하는 흐름도가 예시된다. 도 2B는 도 2A의 흐름도에 대응하는 타이밍도를 나타낸다. 도 2A의 스텝(202)에서, CS 라인은 마스터 디바이스(102)에 의해 로우로 설정되고, 이에 따라 정보 송신을 위해 슬레이브 디바이스(104)를 선택한다. 이것은 도 2B에서 CS#가 로우로 스위칭하는 것으로 도시된다. 도 2A의 스텝(204)에서, 마스터 디바이스(102)는 페이지 판독 명령을 SI 라인 상의 슬레이브 디바이스(104)에 송신한다. 페이지 판독 명령은 데이터 판독 모드를 위해 슬레이브 디바이스(104)를 초기화시키도록 동작한다. 이것은 도 2B에서 SI 라인 상에 예시된 제1 명령에 의해 도시된다. 다음으로, 도 2A의 스텝(206)에서, 마스터 디바이스(102)는 SI 라인에 걸쳐 슬레이브 디바이스(104)에 페이지 어드레스를 송신한다. 일 실시예에서, 더미 비트들이 적절한 바이트 정렬을 허용하기 위해 송신되는 어드레스에 헤더로서 송신될 수 있다. 예를 들면, 17 비트 행(row) 어드레스가 송신된다면, 전체 어드레스 길이가 슬레이브 디바이스 데이터 입력 길이 요건에 따르도록 7 비트 더미 헤더가 송신될 수 있다. 이것은 도 2B에서 17 비트 어드레스에 선행하는 7 비트 더미 비트에 의해 예시된다. 페이지 어드레스가 일단 송신되면, 마스터 디바이스(102)는 도 2A의 스텝(208)에서 CS 값을 하이로 설정한다. 이것은 마스터 디바이스(102)와 슬레이브 디바이스(104) 사이의 통신 링크를 비활성시킨다. 이것은 도 2B에서 어드레스들이 입력된 후에 CS#가 하이로 스위칭하는 것으로 예시된다.
CS가 하이로 설정된 시간 동안, 슬레이브 디바이스(104)는 NAND 메모리(108)로부터 적절한 페이지를 액세스하기, 메모리 캐시(110)에 선택된 페이지를 전송하기, 및 메모리 캐시(110)의 데이터에 대해 임의의 에러 검출 및 정정을 수행하기와 같은 내부 동작들을 수행한다. 도 2B에 도시된 것뿐만 아니라, 도 2A의 스텝(210)에서, CS 라인은 다시 마스터 디바이스(102)에 의해 로우로 설정되고, 이에 따라 정보 송신을 위해 슬레이브 디바이스(104)를 선택한다. 도 2A의 스텝(212)에서, 마스터 디바이스(102)는 SI 라인 상에서 판독 상태 명령을 슬레이브 디바이스(104)에 송신한다. 판독 상태 명령은 마스터 디바이스(102)와 슬레이브 디바이스(104) 사이의 데이터 송신을 정렬시키기 위해 동작한다. 이것은 도 2B에서 SI 라인 상에 도시된 판독 SR 명령에 의해 표시된다. 마스터 디바이스(102)는, 도 2B의 SO 라인 상에 예시된 바와 같은, 내부 페이지 판독 동작이 완료되었다는 것을 의미하는 SO 상의 상태 비트를 슬레이브 디바이스(104)가 송신할 때까지 판독 상태 명령을 발행한다. 이것은 페이지 판독 프로세스에 의해 액세스되는 NAND 메모리(108)의 페이지가 캐시 메모리(110)에 저장되고, 마스터 디바이스(102)에 의해 액세스될 준비가 되어 있다는 것을 마스터 디바이스(102)에 신호한다.
도 3에서, 슬레이브 디바이스(104)에 페이지 판독 명령을 송신하기 위해 마스터 디바이스(102)가 담당하는 페이지 판독 프로세스(300)의 제2 실시예를 나타내는 흐름도가 도시된다. 스텝(302)에서, CS는 마스터 디바이스(102)에 의해 로우로 설정되고, 이에 따라 정보 송신을 위해 슬레이브 디바이스(104)를 선택한다. 스텝(304)에서, 마스터 디바이스(102)는 SI 라인 상에서 슬레이브 디바이스(104)에 페이지 판독 명령을 송신한다. 페이지 판독 명령은 데이터 판독 모드를 위해 슬레이브 디바이스(104)를 초기화하도록 동작한다. 다음으로, 스텝(306)에서, 마스터 디바이스(102)는 SI 라인에 걸쳐 슬레이브 디바이스(104)에 페이지 어드레스를 송신한다. 일 실시예에서, 적절한 바이트 정렬을 허용하기 위해 송신되는 어드레스에 헤더로서 더미 비트가 송신될 수 있다. 예를 들면, 17 비트 행 어드레스가 송신되고 있다면, 전체 어드레스 길이가 슬레이브 디바이스 데이터 입력 길이 요건에 따르게 하도록 7 더미 비트 헤더가 송신될 수 있다. 페이지 어드레스가 일단 송신되면, 마스터 디바이스(102)는 스텝(308)에서 CS 값을 하이로 설정한다. 이것은 마스터 디바이스(102)와 슬레이브 디바이스(104) 사이의 통신 링크를 비활성시킨다.
마스터 디바이스(102)는 스텝(310)에서 슬레이브 디바이스(104)가 그것의 내부 동작들을 수행하도록 소정의 기간을 대기한다. 대기 시간 동안, 슬레이브 디바이스(104)는 NAND 메모리(108)로부터 적절한 페이지를 액세스하기, 선택된 페이지를 메모리 캐시(110)에 전송하기, 및 메모리 캐시(110)의 데이터에 대해 임의의 에러 검출 및 정정을 수행하기와 같은 내부 동작들을 수행한다. 스텝(310)에서의 소정의 대기 시간은 슬레이브 디바이스(104)의 내부 동작들의 총 시간과 같다. 이것은 SCK의 기간, 및 슬레이브 디바이스에 의해 수행되는 내부 동작들 양쪽 모두에 기초한 소정의 수이다. 스텝(312)에서, CS는 다시 마스터 디바이스(102)에 의해 로우로 설정되고, 이에 따라 정보 송신을 위해 슬레이브 디바이스(104)를 선택한다.
도 2A에 도시된 실시예 및 도 3에 도시된 실시예 양쪽 모두는 도 4A의 랜덤 데이터 판독으로 되는 스텝들을 포함한다. 도 4B는 도 4A의 흐름도에 대응하는 타이밍도를 나타낸다. 일단 페이지 판독 프로세스가 완료되면, 마스터 디바이스(102)가 판독 상태 비트를 수신하였기 때문에(도 2A), 또는 소정의 시간이 경과했기 때문에(도 3), 마스터 디바이스는 도 4A의 스텝(402)에서 SI 라인 상에서 데이터 판독 명령을 송신한다. 이것은 또한 도 4B에서 SI 라인 상에 예시된 제1 명령에 의해 도시된다. 이러한 데이터 판독 명령은 데이터가 랜덤 액세스 방법으로 캐시로부터 판독되게 한다. 예를 들면, 단일 바이트가 판독될 수 있거나, 단일 워드가 판독될 수 있거나, 또는 페이지의 첫 번째 바이트에서 시작하거나 또는 페이지의 나머지가 판독되게 하는 루프-어라운드 피처(loop-around feature)를 갖는 페이지 상의 임의의 주소에서 시작하여 전체 페이지가 판독될 수 있다.
도 4A의 스텝(404)에서, 마스터 디바이스(102)는 액세스될 데이터 어드레스를 송신한다. 일 실시예에서, 적절한 바이트 정렬을 허용하기 위해 송신되는 어드레스에 헤더로서 더미 비트가 송신될 수 있다. 예를 들면, 12 비트 열(column) 어드레스가 송신되고 있다면, 전체 어드레스 길이가 슬레이브 디바이스 데이터 입력 길이 요건에 따르게 하도록 4 비트 더미 헤더가 송신될 수 있다. 이것은 도 4B에서 SI 라인 상의 12 비트 어드레스를 선행하는 4 더미 비트에 의해 예시된다. 제2 실시예에서, 더미 비트는 적절한 데이터 송신 정렬을 위해 더미 트레일러(trailer)로서 마스터 디바이스(102)로부터 송신될 수 있다. 이것은 도 4B에서 SI 라인 상에서 12 비트 어드레스에 후속하는 더미 바이트에 의해 예시된다. 슬레이브 디바이스(104)가 일단 마스터 디바이스(102)로부터 데이터 어드레스를 수신하면, 도 4B에 예시된 바와 같이, 슬레이브 디바이스(104)는 캐시 메모리(110)를 액세스하고 SO 라인 상에서 대응하는 데이터를 송신한다. 이 데이터는 도 4A의 스텝(406)에서 마스터 디바이스(102)에 의해 수신된다.
도 5는 캐시 메모리(110)에 대한 에러 검출 및 정정 방법(500)을 허용하는 실시예를 나타낸다. 일 실시예에서, 도 2A의 스텝(208) 후에, 또는 마찬가지로 도 3의 스텝(310) 동안에, SPI NAND 제어기(106)는 캐시 메모리(110)의 데이터에 대해 에러 검출 및 정정을 수행한다. 스텝(502)에서, SPI NAND 제어기(106)는 액세스 라인(120)에 걸쳐 ECC 상태 레지스터(118)를 체크한다. ECC 상태 레지스터(118)는 ECC 인에이블/디스에이블 레지스터를 포함한다. ECC 인에이블/디스에이블 레지스터가 디스에이블로 설정되는 경우, 어떠한 에러 검출 또는 정정이 발생하지 않는다. 그러나, ECC 인에이블/디스에이블 레지스터가 인에이블로 설정되면, SPI NAND 제어기(106)는 ECC 크기 레지스터를 체크한다. ECC 크기 레지스터는 ECC 알고리즘이 수행되는 영역의 크기를 정의하는 정보를 저장한다. 예를 들면, ECC는 각 512 바이트, 각 1024 바이트, 또는 페이지 크기까지의 캐시 내의 임의의 양의 바이트에 대해 수행될 수 있다. ECC 크기 레지스터가 액세스된 후에, SPI NAND 제어기는 스텝(504)로 진행한다.
스텝(504)에서, SPI NAND 제어기(106)는 액세스 라인(116)을 이용하여 캐시 메모리(110)에서 마스터 디바이스(102)에 의해 선택된 페이지의 데이터를 판독한다. SPI NAND 제어기(106)는 또한 액세스 라인(116)을 이용하여 선택된 페이지와 연관된 에러 정정 리던던시(redundancy) 비트를 판독한다. 일 실시예에서, 리던던시 비트는 페이지의 데이터 비트와 함께 저장된다. 제2 실시예에서, 선택된 페이지의 데이터와 연관된 리던던시 비트는 캐시 메모리(110)의 제2 위치에 저장된다.
스텝(506)에서, SPI NAND 제어기(106)는 에러 검출 프로세스를 구현함으로써 스텝(502)에서 데이터 판독을 체크한다. 에러 검출 프로세스는 데이터의 임의의 에러들을 검출함에 있어서 데이터에 대응하는 리던던시 비트를 이용한다. 임의의 에러들이 발견되면, 그들은 ECC 프로세스를 이용하여 스텝(508)에서 정정된다. 일 실시예에서, 에러 검출 및 정정 기법들은 선형 블록 인코딩 및 디코딩을 이용한다. 추가 실시예는 에러 검출 및 정정을 수행하기 위해 해밍(Hamming) 코드들과 같은, 이진(binary) BCH 코드들의 특화된 서브클래스들을 이용한다. 제3 실시예는 데이터의 에러 검출 및 정정을 수행하기 위해 리드-솔로몬(Reed-Solomon) 코드들과 같은, 비이진(nonbinary) BCH 코드들을 이용한다. 스텝들(506 및 508)이 종료하면, 데이터는 액세스 라인(116)에 걸쳐 송신된다.
스텝(510)에서, ECC 결과 레지스터(118)가 업데이트된다. 바람직하게는, ECC 상태 레지스터(118)는 에러 검출 및 정정 결과 정보를 저장하는 데에 이용되는 서브-레지스터들을 포함한다. 일 실시예에서, ECC 결과 레지스터(118)를 업데이트하는 것은 ECC 유형 레지스터에서 검출되고 정정된 에러의 유형들을 저장하는 것을 포함한다. 예를 들면, 어떠한 에러도 없거나, 한 개의 에러가 검출되고 정정되거나, 또는 두 개의 에러들이 검출되고 한 개의 에러가 정정되는 것에 대응하는 값들이 ECC 유형 레지스터에 저장될 수 있다. 또 다른 실시예에서, 스텝(510)은 캐시 메모리(110)에서의 임의의 에러 정정 프로세스의 결과에 관한 정보를 저장하는 ECC NAND 메모리 결과 레지스터를 업데이트하는 것을 포함한다. 스텝(510)의 추가 실시예는 캐시 메모리의 주 부분뿐만 아니라 캐시 메모리(110)의 예비 부분 양쪽 모두에서의 임의의 에러 정정 프로세스의 결과에 관한 정보를 이용하여 ECC NAND 메모리 결과 레지스터를 업데이트하는 것을 포함한다. ECC 결과 레지스터(118), 및 그것의 서브-레지스터들에서 업데이트된 정보는 마스터 디바이스(102)에 의한 또는 슬레이브 디바이스(104)에 의한 액세스를 위해 이용가능하다.
본 발명은 다양한 변경들 및 대안적인 형태들이 가능하지만, 특정 실시예들이 도면들에서 예로써 도시되었고 본원에서 상세히 설명되었다. 그러나, 본 발명이 개시된 특정 형태들에 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 오히려, 본 발명은 이하의 첨부된 청구범위들에 의해 정의되는 본 발명의 정신 및 범주 내에 속한 모든 변경들, 등가물들, 및 대안들을 포함하는 것이다.

Claims (25)

  1. 메모리 디바이스로서,
    활성화 신호(activate signal), 타이밍 신호(timing signal), 및 직렬 데이터 인 신호(serial data in signal)를 수신하도록 구성된 직렬 주변 장치(peripheral) 인터페이스 NAND 제어기 ― 상기 직렬 주변 장치 인터페이스 NAND 제어기는 표준 NAND 포맷으로의 변환(translation) 없이 상기 직렬 데이터 인 신호를 송신하도록 더 구성됨―; 및
    상기 직렬 주변 장치 인터페이스 NAND 제어기로부터 송신된 상기 직렬 데이터 인 신호를 수신하도록 구성되는 NAND 메모리
    를 포함하는 메모리 디바이스.
  2. 제1항에 있어서, 상기 직렬 주변 장치 인터페이스 NAND 제어기 및 상기 NAND 메모리에 결합된 캐시(cache) 메모리를 포함하고, 상기 캐시 메모리는 상기 직렬 주변 장치 인터페이스 NAND 제어기로부터 상기 NAND 메모리로 데이터를 송신하도록 구성되고, 상기 캐시 메모리는 상기 NAND 메모리로부터 상기 직렬 주변 장치 인터페이스 NAND 제어기로 데이터를 송신하도록 더 구성되는 메모리 디바이스.
  3. 제1항에 있어서, 상기 직렬 주변 장치 인터페이스 NAND 제어기에 결합된 에러 정정 상태 레지스터를 포함하는 메모리 디바이스.
  4. 제1항에 있어서, 상기 직렬 주변 장치 인터페이스 NAND 제어기는 상기 캐시 메모리에 저장된 데이터에 대해 에러 정정을 수행하도록 구성되는 메모리 디바이스.
  5. 제4항에 있어서, 상기 캐시 메모리에 저장된 데이터에 대해 에러 정정을 수행하는 것은,
    상기 캐시 메모리의 데이터를 판독하고;
    상기 데이터의 에러들을 검출하고;
    에러 정정 상태 레지스터(register)를 업데이트하는 것
    을 포함하는 메모리 디바이스.
  6. 제4항에 있어서, 상기 캐시 메모리에 저장된 데이터에 대해 에러 정정을 수행하는 것은,
    상기 캐시 메모리의 데이터를 판독하고;
    상기 데이터의 에러들을 검출하고;
    상기 데이터의 적어도 하나의 에러를 정정하고;
    에러 정정 상태 레지스터를 업데이트하는 것
    을 포함하는 메모리 디바이스.
  7. 제3항에 있어서, 상기 에러 정정 상태 레지스터는 상기 캐시에 대한 에러 유형들을 저장하도록 구성되는 메모리 디바이스.
  8. 제3항에 있어서, 상기 에러 정정 상태 레지스터는 에러 정정 인에이블(enable) 및 디스에이블(disable) 정보를 저장하도록 구성되는 메모리 디바이스.
  9. 제3항에 있어서, 상기 에러 정정 상태 레지스터는 ECC 알고리즘이 수행되는 영역의 크기를 정의하는 정보를 저장하도록 구성되는 메모리 디바이스.
  10. 직렬 주변 장치 인터페이스 NAND 메모리 디바이스를 액세스하기 위한 방법으로서,
    호스트 디바이스에서 칩 선택을 로우(low)로 설정하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 페이지 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 페이지 어드레스를 송신하는 단계 ― 상기 페이지 어드레스는 표준 NAND 포맷으로의 상기 페이지 어드레스의 변환 없이 상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스의 NAND 메모리에 송신됨 ―; 및
    상기 호스트 디바이스에서 칩 선택을 하이(high)로 설정하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서,
    상기 호스트 디바이스에서 상기 칩 선택을 로우로 설정하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 판독 상태 명령을 송신하는 단계; 및
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스로부터 판독 상태 비트를 수신하는 단계
    를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 어드레스를 송신하는 단계; 및
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스로부터 데이터를 수신하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서, 데이터를 수신하는 단계는 에러 정정 프로세스에 의해 체크되어 있는 데이터를 수신하는 단계를 포함하는 방법.
  14. 제10항에 있어서,
    미리 결정된 시간을 대기하는 단계;
    상기 호스트 디바이스에서 상기 칩 선택을 로우로 설정하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 어드레스를 송신하는 단계; 및
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스로부터 데이터를 수신하는 단계
    를 더 포함하는 방법.
  15. 제14항에 있어서, 데이터를 수신하는 단계는 에러 정정 프로세스에 의해 체크되어 있는 데이터를 수신하는 단계를 포함하는 방법.
  16. 직렬 주변 장치 인터페이스 NAND 메모리 디바이스를 동작하는 방법으로서.
    복수의 클록 사이클들을 포함하는 타이밍 신호를 제공하는 단계;
    활성화 신호를 제공하는 단계; 및
    직렬 데이터 인 신호를 제공하는 단계 ― 상기 직렬 데이터 인 신호에 걸쳐 송신된 데이터는 수정된 직렬 주변 장치 인터페이스 NAND 포맷으로 NAND 메모리에 입력됨 ―
    를 포함하는 방법.
  17. 제16항에 있어서, 직렬 데이터 아웃 신호(serial data out signal)를 수신하는 단계를 더 포함하고, 상기 직렬 데이터 아웃 신호를 수신하는 단계는 상기 수정된 직렬 주변 장치 인터페이스 포맷인 상기 NAND 메모리로부터의 데이터 출력을 수신하는 단계를 포함하는 방법.
  18. 제16항에 있어서, 에러 정정 프로세스에 의해 체크되어 있는 상기 NAND 메모리로부터의 데이터 출력을 수신하는 단계를 더 포함하는 방법.
  19. 직렬 주변 장치 인터페이스 NAND 메모리 디바이스를 액세스하는 방법으로서,
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 페이지 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 페이지 어드레스를 송신하는 단계 ― 상기 페이지 어드레스는 수정된 직렬 주변 장치 인터페이스 NAND 포맷으로 상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스의 NAND 메모리에 송신됨 ―;
    상기 페이지 어드레스와 연관된 데이터 페이지를 상기 NAND 메모리로부터 캐시 메모리로 송신하는 단계;
    상기 캐시 메모리에 저장된 데이터 페이지에 대해 에러 검출 및 정정 알고리즘을 수행하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 어드레스를 송신하는 단계; 및
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스로부터 데이터를 수신하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 에러 검출 및 정정 알고리즘을 수행하는 단계는 상기 데이터 내의 에러들을 검출하고 정정하기 위해 선형 블록 코드(linear block code)를 이용하는 단계를 포함하는 방법.
  21. 제19항에 있어서, 상기 에러 검출 및 정정 알고리즘은 BCH 코드, 해밍 코드(Hamming code), 또는 리드-솔로몬(Reed-Solomon) 코드를 이용하는 것을 포함하는 방법.
  22. 제19항에 있어서, 상기 에러 검출 및 정정 알고리즘을 수행하는 단계는 ECC NAND 메모리 결과 레지스터를 업데이트하는 단계를 포함하는 방법.
  23. 직렬 주변 장치 인터페이스 NAND 메모리 디바이스를 액세스하는 방법으로서,
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 페이지 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 페이지 어드레스를 송신하는 단계 ― 상기 페이지 어드레스는 수정된 직렬 주변 장치 인터페이스 NAND 포맷으로 상기 NAND 메모리 디바이스의 NAND 메모리에 송신됨 ―;
    상기 페이지 어드레스와 연관된 데이터 페이지를 상기 NAND 메모리 디바이스로부터 캐시 메모리로 송신하는 단계;
    상기 캐시 메모리에 저장된 상기 데이터 페이지에 대해 에러 검출 및 정정 알고리즘을 수행하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 판독 명령을 송신하는 단계;
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스에 데이터 어드레스를 송신하는 단계; 및
    상기 직렬 주변 장치 인터페이스 NAND 메모리 디바이스로부터 데이터를 수신하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서, 상기 에러 검출 및 정정 알고리즘을 수행하는 단계는 BCH 코드, 해밍 코드, 또는 리드-솔로몬 코드를 이용하는 단계를 포함하는 방법.
  25. 제23항에 있어서, 상기 에러 검출 및 정정 알고리즘을 수행하는 단계는 ECC NAND 메모리 결과 레지스터를 업데이트하는 단계를 포함하는 방법.
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