CN101828174B - 用于同步串行接口nand的数据读取的系统及方法 - Google Patents

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Abstract

本发明揭示一种用于操作NAND存储器装置的方法及系统。所述NAND存储器装置通过将串行外围设备接口信号从主机传输到NAND存储器装置来操作，借此在不将所述信号修改成标准NAND存储器格式的情况下，将所述信号传送到所述NAND存储器装置中的NAND存储器。类似地，本发明揭示一种用于在不将信号从标准NAND格式修改成串行格式的情况下从NAND存储器装置接收信号的方法及系统。所述系统还并入有错误检测及校正技术来检测及校正存储于所述NAND存储器装置中的数据中的错误。

Description

用于同步串行接口NAND的数据读取的系统及方法
技术领域
本发明的实施例一般来说涉及一种用于将主机装置连接到存储器装置的串行外围设备接口。
背景技术
串行外围设备接口总线(SPI)是启用两个装置(主装置与从属装置)之间的串行数据链路的四条导线串行通信接口。其为支持所述SPI的装置之间的低到中等带宽网络连接提供支持。由于SPI仅利用四条导线来通信，因此SPI已普遍地在需要相对简单IC封装的系统中使用。
SPI的四条导线包括两条控制线及两条数据线。所述SPI的控制线包括芯片选择(CS)线及串行时钟(SCK)线。虽然可将多于一个从属装置连接到主装置，但在任一给定时间仅可存取一个从属装置。此选择是通过使用CS线来完成。CS信号是从主装置输出且允许所述主装置启动及去启动从属装置。每一从属装置需要单独的CS线供启动。因此，如果在网络上存在十个从属装置，那么存在十条独立的芯片选择线，每从属装置一条芯片选择线。
所述主装置还提供串行时钟。所述SCK用于对串行数据移入及移出主装置及从属装置进行计时。此时钟的使用允许SPI架构以主装置/从属装置全双工模式操作，其中数据同时从充当主装置的一个装置被传递到充当从属装置的第二装置。
所述SPI的数据线包括串行数据输入(SI)线及一串行数据输出(SO)线。所述SI线是将数据从所述主装置输出到所述从属装置的数据通信线。所述SO线是用于将数据从所述从属装置输出到所述主装置的第二数据通信线。两条数据线均仅在CS经选择用于特定从属装置时处于活动状态。
SPI已与存储器装置(例如，EEPROM及NOR快闪存储器)一起使用。NOR快闪存储器是流行且相当便宜的存储器装置。NOR快闪存储器提供全地址及数据总线，由此允许对任一存储器位置进行随机存取。此外，通常在NOR快闪存储器中，不需要错误校正能力。这是因为NOR快闪存储器通常具有良好的可靠性而不使用错误校正系统。然而，NOR快闪存储器的不利方面是其要经历较长擦除及写入时间。
NAND快闪存储器具有比NOR快闪存储器快的擦除时间。其还需要比NOR快闪存储器小的每单元芯片面积，从而产生比可在NOR快闪存储器中获得的存储密度更大的存储密度。NAND快闪存储器还具有高于常规NOR快闪存储器高达十倍的耐久性。然而，NAND快闪存储器通常需要一些错误检测及校正能力。此外，NAND快闪存储器不允许直接随机数据存取。
代替像NOR快闪存储器那样可进行随机存取，NAND存储器阵列由许多数据页构成。为存取所述阵列中的任一特定数据位置，必须存取与所述数据位置相关联的对应页。所存取的页通常被读取到页高速缓冲存储器中，然后可针对所述页中的任一特定数据存取所述页高速缓冲存储器。
由于NOR快闪存储器装置与NAND快闪存储器装置之间的差异，因此经配置以与NOR快闪存储器装置一起使用的SPI系统不适应NAND快闪存储器装置。因此，具体来说，需要一种经配置以与NAND快闪存储器装置一起使用的SPI系统。本发明的实施例可针对上述问题中的一个或一个以上问题。
附图说明
图1是结合NAND存储器利用串行外围设备接口系统的存储器装置的框图；
图2A是根据本发明的实施例图解说明用于主装置存取NAND存储器装置的方法的流程图；
图2B是根据图2A对应于用于主装置存取NAND存储器装置的方法的时序图；
图3是根据本发明的实施例图解说明用于主装置存取NAND存储器装置的第二方法的流程图；
图4A是根据本发明的实施例图解说明用于主装置对NAND存储器装置进行页读取的方法的流程图；
图4B是根据图4A对应于用于主装置对NAND存储器装置进行页读取的方法的时序图；且
图5是根据本发明的实施例图解说明用于对存储于高速缓冲存储器中的数据进行错误检测及校正的方法的流程图。
具体实施方式
现在翻到图式，且最初参照图1，其图解说明一框图，所述框图描绘结合NAND存储器利用串行外围设备接口系统的存储器系统的实施例，所述存储器系统通常由参考编号100指示。存储器系统100可用于以下各种应用中的任一者中：例如，电脑、寻呼机、蜂窝式电话、个人备忘记事本、便携式音频播放器、控制电路及相机等。存储器系统100可包括主装置102及从属装置104。虽然主装置102可控制多于一个从属装置104，但为简单起见，图1中仅图解说明一个从属装置104。在典型系统中，主装置102通过将信号发送到从属装置104及从从属装置104接收信号来操作。
在存储器系统100中，主装置102与从属装置104之间的通信总线是串行外围设备接口总线(SPI)。用于在主装置102与从属装置104之间通信的操作信号包括两条控制线及两条数据线。所述SPI的控制线包括芯片选择(CS)线及串行时钟(SCK)线。所述CS信号是从主装置102输出且由从属装置104接收，并允许主装置102启动及去启动从属装置104。所述CS线通常为活动低。所述SCK信号是从主装置102输出且向从属装置104提供时钟。所述SCK信号不管从属装置104是否由所述CS线启动均对从属装置104进行计时。
所述存储器装置的数据线包括串行数据输入(SI)线及串行数据输出(SO)线。所述SI线是将信号从主装置102携载到从属装置104的数据通信线。所述SO线是第二数据通信线。所述SO线用于将信号从从属装置104输出到主装置102。两条数据线均仅在所述CS线已启动时(也就是，在所述CS信号为低时)处于活动状态。
控制线CS及SCK以及数据线SI将信号从主装置102携载到位于从属装置104中的串行外围设备接口(SPI)NAND控制器106。类似地，数据线SO将信号从SPINAND控制器106携载到主装置102。SPI NAND控制器106也沿着数据输入输出线(DTIO)经由高速缓冲存储器110将信号从数据线SI传输到NAND存储器108，且沿着所述DTIO数据线从高速缓冲存储器110接收信号。NAND存储器108所接收的信号为经修改的SPI NAND格式。因此，发送到NAND存储器108的信号不包括典型的标准NAND格式信号，例如，命令锁存启用、地址锁存启用、读取启用、写入启用、就绪/忙碌及芯片启用信号。相反，所述信号是以经修改的SPI NAND格式传输。在一个实施例中，所述经修改的SPI NAND格式信号包括经特定编程的六角形操作信号。
NAND存储器108包括可被分解成多个块的存储器单元阵列。这些块通常由多个数据页组成。典型的分组包括每页2048个字节的64个页，加上用于备用数据的额外的64个字节。其它分组可包括每页4096个字节或每页8192个字节，其中对应的页分组数目与用于备用数据的对应额外字节一致。因此，每一页通常具有含有与所述页相关联的若干字节的备用区域。这些备用区域字节通常用于错误校正(ECC)目的。通常，与每一页相关联的ECC字节在8与256个之间。如上所述，NAND存储器108通常从高速缓冲存储器110接收信号。也就是说，在不将所述数据或控制信号转变成标准NAND格式的情况下，所述SI线沿着所述DTIO线经由高速缓冲存储器110将数据输入到NAND存储器108中。
数据是一次一整页地从NAND存储器108读出。包括主装置102将要存取的数据的选定页是从NAND存储器108读出，且跨越数据线112被传输到高速缓冲存储器110。通常，高速缓冲存储器110的大小等于在NAND存储器108中所存取的页。高速缓冲存储器110还包括可用于存储与所存取的页相关联的字节的小备用区域。一个实施例包括保持2048个数据字节加上64个字节的额外备用存储区域的存储器高速缓冲存储器110。
主装置102可经由SPI NAND控制器106存取存储于高速缓冲存储器110中的数据。高速缓冲存储器110将DTIO线上的数据作为SPI NAND格式数据输出到SPINAND控制器106。SPI NAND控制器106用于沿着所述SO线将输出信号传输到主装置102。所述输出信号的此传输是基于沿着所述SI线从主装置102所接收的输入数据命令及控制信号。
SPI NAND控制器106也可沿着存取线114与NAND存储器108进行通信。此存取线114可用于直接存取所述页，以及存取所述ECC块。类似地，SPI NAND控制器106也可沿着存取线116与高速缓冲存储器110进行通信。此存取线116可用于直接存取所存储的数据，以及存取任何备用区域。在一个实施例中，存取线116可用于传输及接收高速缓冲存储器110的错误校正及检测信息。
从属装置104还可包括ECC状态寄存器118。SPI NAND控制器106沿着存取线120存取此ECC状态寄存器118。虽然，在图1中将ECC状态寄存器118显现为在SPI NAND控制器106外部，但ECC状态寄存器118可并入到SPI NAND控制器106内部。ECC状态寄存器118还可包括子寄存器群组。这些子寄存器可包括：ECC启用/停用寄存器，其允许将可选ECC用于存储器装置数据；ECC类型寄存器，其存储所检测到的错误总数；或ECC高速缓冲存储器结果寄存器，其存储关于对高速缓冲存储器110的任一错误校正过程的结果的信息。ECC状态寄存器118可包括所有前述ECC子寄存器或者前述子寄存器的任一组合。
现在翻到图2A，其图解说明描述主装置102为将页读取命令传输到从属装置104所进行的过程200的流程图。图2B图解说明对应于图2A的流程图的时序图。在图2A的步骤202处，主装置102将CS线设定为低，由此选择从属装置104进行信息传输。此图解说明于图2B中，其中CS#切换为低。在图2A的步骤204中，主装置102将页读取命令在SI线上传输到从属装置104。所述页读取命令操作以将从属装置104初始化为数据读取模式。此通过SI线上所图解说明的第一命令显示于图2B中。接着，在图2A的步骤206中，主装置102跨越SI线将页地址传输到从属装置104。在一个实施例中，可将虚拟位作为所传输地址的标头传输以允许适当的字节对准。举例来说，如果正在传输17位行地址，那么可传输7位虚拟标头，以使得整个地址长度与从属装置的数据输入长度要求一致。此通过17位地址之前的7个虚拟位图解说明于图2B中。一旦传输了页地址，主装置102立刻在图2A的步骤208中将CS值设定为高。此去启动主装置102与从属装置104之间的通信链路。此图解说明于图2B中，其中CS#在输入所述地址之后切换为高。
在CS设定为高的时间期间，从属装置104执行以下内部操作：例如，从NAND存储器108存取适当页、将选定页传递到存储器高速缓冲存储器110，且对存储器高速缓冲存储器110中的数据执行任一错误检测及校正。在图2A的步骤210中以及如图2B中所图解说明，主装置102再次将CS线设定为低，因此选择从属装置104进行信息传输。在图2A的步骤212中，主装置102在SI线上将读取状态命令传输到从属装置104。所述读取状态命令操作以对准主装置102与从属装置104之间的数据传输。此通过SI线上所示的读取SR命令表示于图2B中。主装置102发出读取状态命令直到从属装置104在SO上发送表示完成内部页读取操作的状态位为止，如图2B的SO线上所图解说明。此信号通知主装置102：页读取过程所存取的NAND存储器108的页已存储于高速缓冲存储器110中，且已准备好由主装置102存取。
在图3中，流程图图解说明主装置102为将页读取命令传输到从属装置104所进行的页读取过程300的第二实施例。在步骤302处，主装置102将CS设定为低，因此选择从属装置104进行信息传输。在步骤304中，主装置102在SI线上将页读取命令传输到从属装置104。所述页读取命令操作以将从属装置104初始化为数据读取模式。接着，在步骤306中，主装置102跨越SI线将页地址传输到从属装置104。在一个实施例中，可将虚拟位作为所传输地址的标头传输以允许适当的字节对准。例如，如果正在传输17位行地址，那么可传输7虚拟位标头，以使得整个地址长度与从属装置的数据输入长度要求一致。一旦传输了所述页地址，主装置102立刻在步骤308中将CS值设定为高。此去启动主装置102与从属装置104之间的通信链路。
在步骤310中，主装置102等待预定时间周期以使从属装置104执行其内部操作。在所述待时间期间，从属装置104执行以下内部操作：例如，从NAND存储器108存取适当页、将选定页传递到存储器高速缓冲存储器110，且对存储器高速缓冲存储器110中的数据执行任一错误检测及校正。在步骤310中，所述预定等待时间等于从属装置104的内部操作的总时间。此是基于所述SCK的周期及待由从属装置所执行的内部操作两者的预定数目。在步骤312中，主装置102再次将CS设定为低，因此选择从属装置104进行信息传输。
图2A中所述的实施例及图3中所述的实施例两者均包括以图4A的随机数据读取终结的步骤。图4B图解说明图4A的流程图的对应时序图。一旦完成所述页读取过程(因为主装置102已接收到读取状态位(图2A)或因为已过去预定时间(图3))，主装置立刻在图4A的步骤402中在SI线上传输数据读取命令。此也通过SI线上所图解说明的第一命令显示于图4B中。此数据读取命令允许以随机存取方法从高速缓冲存储器读取数据。举例来说，可读取单个字节、可读取单个字、或者可借助允许读取所述页的剩余部分的循环特征在所述页的第一字节处开始或在所述页上的任一地址处开始读取整个页。
在图4A的步骤404处，主装置102传输将要存取的数据地址。在一个实施例中，可将虚拟位作为所传输地址的标头传输以允许适当的字节对准。举例来说，如果正在传输12位列地址，那么可传输4位虚拟标头，以使得整个地址长度与从属装置的数据输入长度要求一致。此通过SI线上12位地址之前的4个虚拟位图解说明于图4B中。在第二实施例中，可将虚拟位作为虚拟标尾从主装置102传输以进行适当的数据传输对准。此通过12位地址之后的虚拟字节在SI线上图解说明于图4B中。一旦从属装置104从主装置102接收到数据地址，从属装置104立刻存取高速缓冲存储器110且在SO线上传输对应数据，如图4B中所图解说明。主装置102在图4A的步骤406中接收此数据。
图5表示允许对高速缓冲存储器110进行的错误检测及校正方法500的实施例。在一个实施例中，在图2A的步骤208之后，或类似地在图3的步骤310期间，SPI NAND控制器106对高速缓冲存储器110中的数据执行错误检测及校正。在步骤502处，SPI
NAND控制器106跨越存取线120检查ECC状态寄存器118。ECC状态寄存器118包括ECC启用/停用寄存器。当将ECC启用/停用寄存器设定为停用时，不发生错误检测或校正。然而，如果将ECC启用/停用寄存器设定为启用，那么SPI NAND控制器106检查ECC大小寄存器。所述ECC大小寄存器存储定义将要在其上执行ECC算法的区域的大小的信息。举例来说，可对每一512个字节、每一1024个字节或高达所述页大小的高速缓冲存储器中的任一量的字节执行ECC。在存取所述ECC大小寄存器之后，所述SPI NAND控制器继续进行到步骤504。
在步骤504中，SPI NAND控制器106使用存取线116读取高速缓冲存储器110中由主装置102选择的页的数据。SPI NAND控制器106还使用存取线116读取与所述选定页相关联的错误校正冗余位。在一个实施例中，冗余位与数据位一起存储于所述页中。在第二实施例中，与所述选定页中的数据相关联的冗余位存储于高速缓冲存储器110中的次要位置中。
在步骤506中，SPI NAND控制器106通过实施错误检测过程检查在步骤502中所读取的数据。所述错误检测过程使用对应于所述数据的冗余位来检测所述数据中的任何错误。如果发现任何错误，那么在步骤508中使用ECC过程校正所述错误。在一个实施例中，所述错误检测及校正技术利用线性块编码及解码。另一实施例利用专用子类的二进制BCH代码(例如，汉明代码)来执行错误检测及校正。第三实施例利用非二进制BCH代码(例如，里德-所罗门代码)来执行对数据的错误检测及校正。在完成步骤506及508之后，跨越存取线116发送数据。
在步骤510中，更新ECC结果寄存器118。优选地，ECC状态寄存器118包括用于存储错误检测及校正结果信息的子寄存器。在一个实施例中，更新ECC结果寄存器118包括将所检测到并校正的错误类型存储于ECC类型寄存器中。举例来说，可将对应于无错误、检测到一个错误并校正，或检测到两个错误并校正一个错误的值存储于ECC类型寄存器中。在另一实施例中，步骤510包括更新ECC NAND存储器结果寄存器，所述寄存器存储关于高速缓冲存储器110上任一错误校正过程的结果的信息。步骤510的另一实施例包括借助关于高速缓冲存储器的主要部分以及高速缓冲存储器110的备用部分两者上的任一错误校正过程的结果的信息更新ECC NAND存储器结果寄存器。ECC结果寄存器118及其子寄存器中所更新的信息可供主装置102或从属装置104存取。
虽然易于对本发明作出各种修改及替代形式，但已在图式中以举例方式显示且已在本文中详细地描述了多个特定实施例。然而，应理解，不打算将本发明局限于所揭示的特定形式。而是，使本发明涵盖属于由以上所附权利要求书所定义的本发明的精神及范围内的所有修改、等效及替代形式。

Claims (25)

1.一种存储器装置，其包含：
串行外围设备接口NAND控制器，其适于接收启动信号、定时信号及串行数据输入信号，其中所述串行外围设备接口NAND控制器进一步适于在不将所述串行数据输入信号转换成标准NAND格式的情况下传输所述串行数据输入信号；及
NAND存储器，其适于接收从所述串行外围设备接口NAND控制器传输的所述串行数据输入信号。
2.根据权利要求1所述的存储器装置，其包含耦合到所述串行外围设备接口NAND控制器及所述NAND存储器的高速缓冲存储器，其中所述高速缓冲存储器适于将数据从所述串行外围设备接口NAND控制器传输到所述NAND存储器，且其中所述高速缓冲存储器进一步适于将数据从所述NAND存储器传输到所述串行外围设备接口NAND控制器。
3.根据权利要求1所述的存储器装置，其包含耦合到所述串行外围设备接口NAND控制器的错误校正状态寄存器。
4.根据权利要求1所述的存储器装置，其中所述串行外围设备接口NAND控制器适于对存储于所述高速缓冲存储器中的数据执行错误校正。
5.根据权利要求4所述的存储器装置，其中对存储于所述高速缓冲存储器中的数据执行错误校正包含：
读取所述高速缓冲存储器中的数据；
检测所述数据中的错误；及
更新错误校正状态寄存器。
6.根据权利要求4所述的存储器装置，其中对存储于所述高速缓冲存储器中的数据执行错误校正包含：
读取所述高速缓冲存储器中的数据；
检测所述数据中的错误；
校正所述数据中的至少一个错误；及
更新错误校正状态寄存器。
7.根据权利要求3所述的存储器装置，其中所述错误校正状态寄存器适于存储所述高速缓冲存储器的错误类型。
8.根据权利要求3所述的存储器装置，其中所述错误校正状态寄存器适于存储错误校正启用及停用信息。
9.根据权利要求3所述的存储器装置，其中所述错误校正状态寄存器适于存储定义将要对其执行ECC算法的区域的大小的信息。
10.一种用于存取串行外围设备接口NAND存储器装置的方法，其包含： 
在主机装置中将芯片选择设定为低；
将页读取命令传输到所述串行外围设备接口NAND存储器装置；
将页地址传输到所述串行外围设备接口NAND存储器装置，其中在不将所述页地址转换成标准NAND格式的情况下，将所述页地址发送到所述串行外围设备接口NAND存储器装置中的NAND存储器；及
在所述主机装置中将芯片选择设定为高。
11.根据权利要求10所述的方法，其进一步包含：
在所述主机装置中将所述芯片选择设定为低；
将读取状态命令传输到所述串行外围设备接口NAND存储器装置；及
从所述串行外围设备接口NAND存储器装置接收读取状态位。
12.根据权利要求11所述的方法，其进一步包含：
将数据读取命令传输到所述串行外围设备接口NAND存储器装置；
将数据地址传输到所述串行外围设备接口NAND存储器装置；及
从所述串行外围设备接口NAND存储器装置接收数据。
13.根据权利要求12所述的方法，其中接收数据包含接收已通过错误校正过程检查过的数据。
14.根据权利要求10所述的方法，其进一步包含：
等待预定时间；
在所述主机装置中将所述芯片选择设定为低；
将数据读取命令传输到所述串行外围设备接口NAND存储器装置；
将数据地址传输到所述串行外围设备接口NAND存储器装置；及
从所述串行外围设备接口NAND存储器装置接收数据。
15.根据权利要求14所述的方法，其中接收数据包含接收已通过错误校正过程检查过的数据。
16.一种操作串行外围设备接口NAND存储器装置的方法，其包含：
提供包含多个时钟循环的定时信号；
提供启动信号；及
提供串行数据输入信号，其中以经修改的串行外围设备接口NAND格式将跨越所述串行数据输入信号所传输的数据输入到NAND存储器。
17.根据权利要求16所述的方法，其进一步包含接收串行数据输出信号，其中接收所述串行数据输出信号包含接收以所述经修改的串行外围设备接口格式从所述NAND存储器输出的数据。
18.根据权利要求16所述的方法，其进一步包含接收从所述NAND存储器输出的已通过错误校正过程检查过的数据。
19.一种用于存取串行外围设备接口NAND存储器装置的方法，其包含：
将页读取命令传输到所述串行外围设备接口NAND存储器装置； 
将页地址传输到所述串行外围设备接口NAND存储器装置，其中以经修改的串行外围设备接口NAND格式将所述页地址发送到所述串行外围设备接口NAND存储器装置中的NAND存储器；
将与所述页地址相关联的数据页从所述NAND存储器传输到高速缓冲存储器；
对存储于所述高速缓冲存储器中的所述数据页执行错误检测及校正算法；
将数据读取命令传输到所述串行外围设备接口NAND存储器装置；
将数据地址传输到所述串行外围设备接口NAND存储器装置；及
从所述串行外围设备接口NAND存储器装置接收数据。
20.根据权利要求19所述的方法，其中执行所述错误检测及校正算法包含使用线性块代码来检测及校正所述数据中的错误。
21.根据权利要求19所述的方法，其中所述错误检测及校正算法包含使用BCH代码、汉明代码或里德-所罗门代码。
22.根据权利要求19所述的方法，其中执行所述错误检测及校正算法包括更新ECC NAND存储器结果寄存器。
23.一种用于存取串行外围设备接口NAND存储器装置的方法，其包含：
将页读取命令传输到所述串行外围设备接口NAND存储器装置；
将页地址传输到所述串行外围设备接口NAND存储器装置，其中以经修改的串行外围设备接口NAND格式将所述页地址发送到所述NAND存储器装置中的NAND存储器；
将与所述页地址相关联的数据页从所述NAND存储器装置传输到高速缓冲存储器；
对存储于所述高速缓冲存储器中的所述数据页执行错误检测及校正算法；
将数据读取命令传输到所述串行外围设备接口NAND存储器装置；
将数据地址传输到所述串行外围设备接口NAND存储器装置；及
从所述串行外围设备接口NAND存储器装置接收数据。
24.根据权利要求23所述的方法，其中执行所述错误检测及校正算法包含使用BCH代码、汉明代码或里德-所罗门代码。
25.根据权利要求23所述的方法，其中执行所述错误检测及校正算法包括更新ECC NAND存储器结果寄存器。 
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